KR100510527B1 - 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법을 제공한다. 본 발명의 일 관점에 의한 반도체 소자 제조 방법은, 먼저, 반도체 기판 상에 절연층 및 식각 저지층을 형성하고, 이를 관통하여 반도체 기판 상에 전기적으로 연결되는 스토리지 전극 콘택체들을 형성한다. 이후에, 식각 저지층 상에 스토리지 전극 콘택체들에 각각 전기적으로 연결되되 비트 라인을 사이에 두고 지그 재그(zigzag) 형태를 이루도록 상호 간에 교대로 반대 방향으로 확장되는 랜딩 패드(landing pad)들을 형성한다. 다음에, 랜딩 패드들 상에 각각 올려지고 적어도 외측면이 모두 노출되고 상호 간에 지그 재그 형태를 이루는 위치에 배치되어 상호 간에 사선 방향에 위치하게 배열되는 스토리지 전극들을 형성한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히, 유효 표면적을 보다 넓게 확보하여 커패시터의 커패시턴스(capacitance)를 보다 더 확보할 수 있는 스토리지 전극(storage node)을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자 제조 기술이 발달함에 따라 트랜지스터(transistor)의 크기는 작아지고 이에 따라 반도체 소자의 집적도는 급격히 증가하여 왔다. 특히, 메모리(memory) 반도체 소자인 디램(DRAM)의 경우 반도체 제조 공정들이 발달함에 따라, 그 집적도도 증가하여 현재 1 기가 비트 디램(1 giga bit DRAM)까지 양산 가능성이 확인되고 있다.
디램 소자의 경우 하나의 트랜지스터-하나의 셀(one transistor one cell) 형태의 구조가 주종을 이루어 왔으며, 셀 커패시터(cell capacitor) 형성 방법에 따라 스택형(stack type) 또는 트렌치형(trench type)의 셀 형태로 분류되고 있다. 스택형 셀 형태의 디램에서는 디자인 룰(design rule)의 감소에 따라 보다 작은 면적에서 요구되는 셀 커패시턴스(cell capacitance)를 충족시키기 위해서, 커패시터의 스토리지 전극의 높이를 증가시키거나, 반구형 입자(HSG:Hemi-Spherical Grain)를 이용하여 유효 표면적을 증가시키거나, 하나의 실린더 형태의 스토리지 전극(OCS:One Cylinder Storage) 형태의 커패시터를 사용하여 실린더 안, 밖의 면적을 사용하는 방법 등이 주로 개발되어 왔다. 특히, OCS 형태의 커패시터 공정은 향후 디자인 룰의 감소에 대응하여 실질적인 양산 공정에 가장 용이하게 확대 적용될 수 있는 공정으로 평가되고 있다.
그런데, OCS 형태의 커패시터는 디자인 룰의 감소에 따라 실린더 형태의 커패시터 전극이 옆으로 쓰러지는 불량, 예컨대, 투 비트 불량(two bit fail)을 유발할 가능성이 높은 것으로 평가되고 있다. 이는 스토리지 전극들의 평면 배치에서 스토리지 전극들 간의 이격 간격이 디자인 룰의 감소에 따라 매우 급격히 감소된 데 따라 발생하는 것으로 인식되고 있다.
도 1은 종래의 스토리지 전극을 포함하는 반도체 소자를 설명하기 위해서 개략적으로 도시한 평면도이다.
도 1을 참조하면, 종래의 OCS 형태의 커패시터 스토리지 전극(50)들은 비트 라인(bit line:30)이 종주하는 방향 및 워드 라인(word line), 즉, 게이트 라인(gate line:20)이 종주하는 방향을 따라, 스토리지 전극(50)들 상호 간에 직교하게 배치된다.
이 경우, 디자인 룰(design rule)이 0.1㎛의 디램의 경우를 가정하여 스토리지 전극의 점유 면적의 크기를 예측하면, 직사각형의 장축 방향의 크기는 대략 300㎚가 되며 단축 방향의 폭은 대략 120㎚가 되게 된다. 이러한 스토리지 전극(50)의 배치에서 스토리지 전극(50)들 간의 사이의 이격 거리는 대략 80㎚ 정도의 좁은 거리에 불과하게 된다. 이때, 디램에 요구되는 커패시턴스를 충족하기 위한 스토리지 전극(50)의 실린더 높이는 대략 1500㎚에 달하게 된다.
따라서, 실린더 형태의 스토리지 전극(50)의 높이/폭의 비율은 12 이상으로 계산되어 매우 좁은 폭에 매우 큰 높이를 가지는 형태를 갖게 되는 것으로 파악된다. 이에 따라, 실린더 형태의 스토리지 전극(50)이 옆으로 쓰러질 가능성이 매우 높게 된다. 스토리지 전극(50)이 기울어지거나 쓰러질 경우, 이웃하는 스토리지 전극(50)과의 이격 거리가 80㎚로 매우 협소하기 때문에, 스토리지 전극(50)들이 서로 맞닿을 수 있게 된다. 이와 같이 스토리지 전극(50)들이 맞닿게 되면, 소위, 투 비트 불량(two bit fail)이 유발되게 된다. 이러한 스토리지 전극(50)이 쓰러지는 불량의 발생 가능성은 디램의 디자인 룰이 0.1㎚ 이하로 줄어들게 되면 더욱 극심해질 것으로 예상된다.
이와 같은 스토리지 전극(50)이 쓰러지는 현상은 도 1에 묘사된 바와 같이 스토리지 전극(50)들의 배치 형태에 크게 의존하는 현상으로 인식되고 있다. 따라서, 스토리지 전극(50)들의 배치 형태를 바꿔 스토리지 전극(50)들 간의 폭을 보다 더 확보하고자하는 시도가 제기되고 있다.
그런데, 도 1에 제시된 바와 같이, 종래의 경우 스토리지 전극(50)은, 하부의 반도체 기판의 활성 영역(11) 상에 도입되는 플러그(plug) 형태의 도전성 스토리지 전극 콘택(41)과 그 중심이, 평면 상에서 볼 때, 자연스럽게 중첩되게 된다. 그런데, 스토리지 전극(50)의 위치를 변경하면, 스토리지 전극 콘택(41)과 스토리지 전극(50)의 중심이 어긋나는 것을 회피하기가 어렵다. 또한, 이러한 도전성 스토리지 전극 콘택(41)은 비트 라인(30)을 반도체 기판의 활성 영역(11)과 전기적으로 연결시키기 위해 도입되는 비트 라인 콘택(45)과는 전기적으로 격리되어야 하므로, 도전성 스토리지 전극 콘택(41)의 위치를 변경시키는 것을 매우 어렵다.
따라서, OCS 형태의 스토리지 전극들 간의 쓰러짐을 방지하기 위해서 스토리지 전극들 상호 간의 배열 위치를 변화시키려는 시도는, 스토리지 전극 콘택과 스토리지 전극을 접촉 저항을 낮게 유지하면서 전기적으로 유효하게 연결시키는 새로운 방안이 선행적으로 강구되어야 한다. 또한, 이와 함께 스토리지 전극의 유효 표면적을 보다 더 확보하여 커패시터의 커패시턴스를 충분히 확보할 수 있는 방안이 요구된다. 이는, 스토리지 전극들의 배열 형태를 바꿔 스토리지 전극들의 쓰러짐을 방지할 수 있더라도, 디자인 룰의 감소에 대응하기 위해서는 스토리지 전극이 충분한 유효 표면적을 확보할 수 있어야 하기 때문이다.
본 발명이 이루고자 하는 기술적 과제는, 스토리지 전극들의 배치를 바꿔 스토리지 전극들의 쓰러짐을 효과적으로 방지하면서도 스토리지 전극의 유효 표면적을 보다 더 확보할 수 있어, 커패시터의 커패시턴스를 보다 안정적으로 증가시킬 수 있는 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 일 관점은, 유효 표면적을 보다 넓게 확보한 스토리지 전극을 포함하는 반도체 소자 제조 방법을 제공한다. 상기 반도체 소자 제조 방법은 반도체 기판 상에 절연층을 형성하는 단계와, 상기 절연층 상에 식각 저지층을 형성하는 단계와, 상기 식각 저지층 및 상기 절연층을 관통하고 상기 반도체 기판 상에 전기적으로 연결되는 스토리지 전극 콘택체들을 형성하는 단계와, 상기 식각 저지층 상에 상기 스토리지 전극 콘택체들에 각각 전기적으로 연결되는 랜딩 패드(landing pad)들을 형성하는 단계, 및 상기 랜딩 패드들 상에 각각 올려지고 적어도 외측면이 모두 노출되고 상호 간에 사선 방향에 위치하게 배열되는 스토리지 전극들을 형성하는 단계를 포함하여 구성될 수 있다.
여기서, 상기 랜딩 패드는 상기 스토리지 전극 콘택체의 폭 보다 적어도 어느 일 방향으로 더 넓은 폭을 가지도록 형성될 수 있다. 이때, 상기 랜딩 패드는 상기 스토리지 전극과 동일한 물질, 예컨대, 도전성 폴리 실리콘층을 포함하여 형성될 수 있다.
상기 반도체 소자 제조 방법은 상기 절연층 하부에 비트 라인(bit line)을 형성하는 단계를 더 포함하고, 이때, 상기 스토리지 전극들은 상기 비트 라인이 종주하는 방향에 대해서 상호 간에 사선 방향으로 배열되어 상기 비트 라인을 사이에 두고 지그 재그(zig-zag) 형태를 이루는 위치에 배치될 수 있다. 이때, 상기 랜딩 패드는 상기 스토리지 전극 아래에 다다르게 상기 비트 라인이 종주하는 방향으로 확장된다. 또한, 상기 랜딩 패드들은 이웃하는 랜딩 패드와 상호 간에 상기 비트 라인을 사이에 두고 지그 재그 형태를 이루도록 상호 간에 교대로 반대 방향으로 확장될 수 있다.
상기 스토리지 전극을 형성하는 단계는 상기 식각 저지층 상에 적어도 상기 랜딩 패드 상을 노출하는 오프닝홀(opening hole)을 가지는 몰드(mold)를 형성하는 단계와, 상기 몰드 상에 상기 노출되는 랜딩 패드에 접촉하는 도전층을 형성하는 단계와, 상기 도전층을 분리하여 상기 스토리지 전극을 형성하는 단계, 및 상기 몰드를 상기 식각 저지층을 식각 종료점으로 하여 선택적으로 식각 제거하는 단계를 포함하여 구성될 수 있다.
이때, 상기 식각 저지층은 적어도 상기 몰드와 식각 선택비를 가지는 절연 물질을 포함하여 형성될 수 있다. 예컨대, 상기 식각 저지층은 상기 몰드와 식각 선택비를 가지는 실리콘 질화물층을 포함하여 형성될 수 있으며, 상기 실리콘 질화물층 상에 상기 실리콘 질화물층 보다 얇은 두께로 실리콘층을 형성하는 단계가 더 수행될 수 있다. 이때, 상기 몰드를 제거하는 단계는 상기 실리콘층을 식각하여 상기 실리콘 질화물층을 잔존시키도록 종료된다.
상기 스토리지 전극은 바닥이 상기 랜딩 패드 상에 올려진 실린더(cylinder) 형상을 가지고 상기 실린더의 외측면 및 내측면이 모두 노출되도록 형성된다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 다른 일 관점은, 반도체 기판 상에 도입된 절연층과, 상기 제1절연층 상에 도입된 식각 저지층과, 상기 식각 저지층 및 상기 절연층을 관통하고 상기 반도체 기판 상에 전기적으로 연결되는 스토리지 전극 콘택체들과, 상기 식각 저지층 상에 상기 스토리지 전극 콘택체들에 각각 전기적으로 연결되는 랜딩 패드(landing pad)들, 및 상기 랜딩 패드들 상에 각각 올려져 적어도 외측면이 모두 노출되고 상호 간에 사선 방향에 위치하게 배열된 스토리지 전극들을 포함하는 반도체 소자를 제공한다.
본 발명에 따르면, 스토리지 전극들이 상호 간에 사선 방향 또는 대각선 방향에 위치하도록 그 배치를 바꿔 스토리지 전극들의 쓰러짐을 효과적으로 방지할 수 있다. 또한, 스토리지 전극의 유효 표면적을 보다 더 확보할 수 있어, 커패시터의 커패시턴스를 보다 안정적으로 증가시킬 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
본 발명의 실시예에서는, 스토리지 전극들이 상호 간에 사선 방향, 예컨대, 대각선 방향으로 배치하는 바를 제시하며, 이러한 스토리지 전극들을 플러그 형태의 스토리지 전극 콘택체에 효과적으로 연결시키기 위해서 스토리지 전극과 스토리지 전극 콘택체 간에 랜딩 패드(landing pad)를 도입하는 바를 제시한다. 이와 함께, 스토리지 전극의 충분한 유효 표면적을 보다 더 확보하기 위해서, 랜딩 패드의 주위로 식각 저지층을 도입하여 스토리지 전극의 외측면이 완전히 노출될 수 있도록 유도하는 바를 제시한다.
이와 같이 본 발명의 실시예에 의하면, 랜딩 패드를 도입함으로써, 비트 라인 또는 게이트 라인이 종주하는 방향에 대해서 사선 방향 또는 대각선 방향으로 배열되는 스토리지 전극과 실질적으로 게이트 라인이 종주하는 방향으로 배열되는 스토리지 전극 콘택체들을 효과적으로 전기적으로 연결시킬 수 있다. 이에 따라, 스토리지 전극들이 보다 새로이 배열되는 것을 가능하게 하여, 스토리지 전극들이 보다 안정되게 형성될 수 있도록 유도할 수 있다.
또한, 실린더 형태의 스토리지 전극의 외측면을 완전히 노출시킬 수 있어, 실질적으로 랜딩 패드가 스토리지 전극의 일부로 작용하도록 유도하여 스토리지 전극의 유효 표면적을 보다 증대시킬 수 있다. 따라서, 커패시터의 커패시턴스를 보다 안정적으로 증가시키는 것이 유효하다.
이러한 본 발명의 실시예를 첨부 도면들을 참조하여 보다 구체적으로 설명한다.
도 2a 및 도 2b 내지 도 7a 및 도 7b, 및 도 8a 내지 도 8d는 본 발명의 실시예에 의한 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 2a는 반도체 기판 상에 활성 영역(110)이 설정된 상태를 개략적으로 보여주는 평면도이고, 도 2b는 도 2a의 활성 영역(110)의 장축 방향으로의 단면을 개략적으로 보여주는 단면도이다.
도 2a 및 도 2b를 참조하면, 바람직하게 실리콘의 반도체 기판(100)에 트렌치 소자 분리(trench isolation) 등과 같은 소자 분리 과정을 수행하여, 활성 영역(110)을 설정하는 소자 분리 영역(150)을 형성한다. 이때, 트렌치는 소자의 디자인 룰에 따라 달라지나 대략 2500Å 내지 3000Å 정도의 깊이로 형성될 수 있다. 이후에, 반도체 기판(100)에 웰(well:도시되지 않음) 및 트랜지스터(transistor)의 채널(channel) 등을 형성하기 위한 사진(photo) 공정과 이온 주입 공정들을 진행할 수 있다.
도 3a 및 도 3b는 각각 반도체 기판(100) 상에 게이트 라인(200)이 형성된 상태를 개략적으로 보여주는 평면도 및 단면도이다.
도 3a 및 도 3b를 참조하면, 활성 영역(110)을 가로지르는 라인(line) 형태로 게이트 라인(200)들을 다수 형성한다. 구체적으로, 활성 영역(110) 상에 존재하는 이온 주입 과정 등에 수반된 산화층(도시되지 않음) 등을 습식 식각 등으로 제거한 후, 활성 영역(110)에 열산화층을 대략 40Å 내지 60Å 정도 두께로 성장시켜 게이트 산화층(210)을 형성한다. 이러한 게이트 산화층(210)은 구현하고자하는 소자의 특성에 따라 그 두께가 변화될 수 있다.
이후에, 게이트 산화층(210) 상에 게이트층(220, 230) 및 게이트 캐핑 절연층(gate capping layer:260)을 순차적으로 형성한다. 게이트층(220, 230)은 도전 물질을 증착하여 형성될 수 있다. 예를 들어, 도전성을 갖는 도핑된 폴리 실리콘층(doped polysilicon layer:220)을 대략 1000Å 정도로 두께로 증착하고, 그 상에 게이트의 도전성 향상을 위해서 금속 실리사이드(metal silicide layer), 예컨대, 텅스텐 실리사이드층(tungsten silicide layer:230)을 대략 1000Å 정도 두께로 형성한다. 텅스텐 실리사이드층(230) 상에 후속되는 식각 과정 등으로부터 게이트를 보호하기 위한 캐핑 절연층(260)으로 실리콘 질화물층을 대략 2000Å 정도 두께로 증착한다.
이후에, 사진 공정과 식각 공정을 수행하여 캐핑 절연층(260), 게이트층(220, 230) 등을 순차적으로 패터닝하여 활성 영역(110)을 가로지르는 게이트 패턴을 다수 형성한다. 이후에, NMOS 또는 PMOS 등 구현하고자 하는 트랜지스터의 특성과 영역에 따라 사진 공정과 이온 주입 공정을 거쳐 트랜지스터의 소스(source) 및 드레인(drain) 영역을 LDD(Lightly Doped Drain)로 형성한다.
이후에, 게이트 패턴을 덮는 절연층을 증착하고 식각하는 스페이서(spacer) 형성 과정을 수행하여 게이트 스페이서(270)를 형성한다. 게이트 스페이서(270)는 실리콘 질화물층 등으로 형성될 수 있으며, 게이트 패턴의 측벽을 덮어 보호하게 된다. 이와 같이 하여 게이트 라인(200)들의 배열을 형성한다.
도 4a 및 도 4b는 각각 콘택 패드들(410, 450)을 형성한 상태를 개략적으로 보여주는 평면도 및 단면도이다.
도 4a 및 도 4b를 참조하면, 게이트 라인(200)들 사이를 메우는 제1절연층(300)을 형성한다. 이러한 제1절연층(300)은 HDP(High Density Plasma) 산화물, BPSG(BoboPhosphoSilicate Glass) 등과 같이 갭 채움(gap fill) 특성이 우수한 실리콘 산화물로 형성될 수 있다. 연후에, 제1절연층(300)의 상측 표면을 평탄화하는 과정을 선택적(optional)으로 수행할 수 있다. 이러한 평탄화 과정은 화학 기계적 연마(CMP:Chemical Mechanical Polishing) 등으로 수행될 수 있다.
이후에, 제1절연층(300)에 자기 정렬 콘택(SAC:Self Aligned Contact) 형성 과정을 이용하여 다수의 콘택 패드들(410, 450)들을 형성한다. 이러한 콘택 패드들(410, 450)은 크게 스토리지 전극에의 전기적 연결을 위해서 준비되는 제1콘택 패드(410), 즉, 매몰 콘택 패드(buried contact pad)와 비트 라인에의 전기적 연결을 위해서 준비되는 제2콘택 패드(450), 즉, 다이렉트 콘택 패드(direct contact pad)로 대별될 수 있다. 실질적으로 이러한 제1콘택 패드(410)와 제2콘택 패드(450)는 게이트 라인(200)을 사이에 두고 상호 간에 사선 방향으로 위치하게 된다.
이러한 콘택 패드들(410, 450)을 형성하는 과정을 예를 들면, 먼저, 사진 공정과 선택적인 식각 과정을 이용하여 비트 라인 콘택과 스토리지 전극 콘택이 형성될 부분의 제1절연층(300) 부분을 선택적으로 제거하여 활성 영역(110)이 노출되도록 콘택 패드들을 위한 제1콘택홀들을 형성한다.
이후에, 노출되는 활성 영역(110) 부분에 이온 주입 공정, 예컨대, NMOS의 경우 인(phosphorus)을 2 - 4 e12/㎠의 도즈량으로 대략 30 - 50 keV로 이온 주입하는 공정을 수행하여, 활성 영역(110)과 이후에 형성될 콘택 패드들(410, 450) 간의 접촉 저항이 낮아지도록 유도한다. 이후에, N형 불순물이 함유된 도핑된 폴리 실리콘(doped poly silicon)과 같은 도전물을 대략 5000Å 정도 두께로 증착하여 상기 제1콘택홀들을 메운다. 이후에, 도전층을 건식 식각, 예컨대, 에치 백(etch back)하거나 CMP하여 제1절연층(300)의 상측 표면을 노출시킴으로써, 제1콘택홀들에 채워진 콘택 패드들(410, 450)을 얻게 된다.
도 5a 및 도 5b는 각각 비트 라인(600)이 형성된 상태를 개략적으로 보여주는 평면도 및 단면도이다.
도 5a 및 도 5b를 참조하면, 콘택 패드들(410, 450)을 덮는 제2절연층(510)을 제1절연층(300) 상에 형성한다. 이러한 제2절연층(510)은 비트 라인과 매몰 콘택 패드인 제1콘택 패드(410)를 절연시키기 위해서 도입된다. 따라서, 이러한 제2절연층(510)은 실리콘 산화물 등과 같은 절연 물질로 대략 1000 - 2000Å 정도 두께로 형성될 수 있다.
다음에, 사진 공정 및 식각 공정 등을 이용하여, 제2절연층(510)을 관통하여 제2콘택 패드(450), 즉, 다이렉트 콘택 패드의 상측 표면을 선택적으로 노출하는 제2콘택홀(511)을 형성한다. 이러한 제2콘택홀(511)은 제2콘택 패드(450)와 비트 라인(600)을 전기적으로 연결할 제2콘택, 예컨대, 다이렉트 콘택을 위해서 도입된다.
다음에, 비트 라인 형성 공정을 진행하여 제2콘택 패드(450)에 전기적으로 연결되는 비트 라인(600)을 형성한다. 예를 들어, 장벽 금속층(610) 및 대략 500 - 1500Å 정도 두께의 텅스텐층 등과 같은 금속 도전층(650) 등을 증착한 후, 패터닝하여 비트 라인(600)을 형성한다. 이때, 도전성 폴리 실리콘층이 텅스텐층을 대신하여 형성될 수 있다. 제2콘택홀(511)을 채우는 부분인 제2콘택(605), 예컨대, 다이렉트 콘택이 비트 라인(600)과 제2콘택 패드(450)를 전기적으로 연결시켜준다.
이러한 비트 라인(600)의 상측에는 비트 라인 캐핑 절연층(660)이 대략 2000Å 정도 두께의 실리콘 질화물층 등으로 구비되고, 비트 라인(600)의 측부에는 비트 라인 스페이서(670)가 실리콘 질화물층 등으로 구비될 수 있다. 이와 같은 캐핑 절연층(660)과 스페이서(670)의 도입은 후속되는 스토리지 전극 콘택체, 예컨대, 매몰 콘택을 형성하는 공정에서 비트 라인(600)이 공정 과정에서 침해되는 것을 방지하기 위해서 예비적으로 이루어진다.
도 6a 및 도 6b는 식각 저지층(550) 및 스토리지 전극 콘택(710)을 형성하는 단계를 개략적으로 보여주는 평면도 및 단면도이다.
도 6a 및 도 6b를 참조하면, 비트 라인(600)을 형성한 후, 비트 라인(600)을 덮는 제3절연층(530)을 형성한다. 예를 들어, HDP 산화물, BPSG 등과 같은 갭 채움 능력이 우수한 실리콘 산화물층을 대략 2000Å 정도 두께로 증착하여 제3절연층(530)을 형성한다. 이후에, 필요에 따라 제3절연층(530)의 표면을 평탄화한다. 이러한 평탄화는 CMP 과정을 통해서 수행될 수 있다.
제3절연층(530) 상에 식각 저지층(550)을 형성한다. 이러한 식각 저지층(550)은 대략 2000Å 정도 두께의 실리콘 질화층을 증착하거나, 대략 2000Å 정도 두께의 실리콘 질화층 및 대략 1000Å 정도 두께의 실리콘층의 복합층을 증착하여 형성된다.
이후에, 식각 저지층(550) 및 제3절연층(530)을 사진 공정과 식각 공정으로 순차적으로 선택 식각하여, 하부의 제1콘택 패드(410)를 노출하는 제3콘택홀을 형성한다. 이러한 제3콘택홀을 채우는 도전층, 예컨대, 도전성 폴리 실리콘층을 대략 1000Å 내지 2000Å 정도 두께로 화학 기상 증착하여, 후속에 형성될 스토리지 전극을 전기적으로 연결해줄 매몰 콘택, 즉, 스토리지 전극 콘택체(710)를 형성한다.
도 7a 및 도 7b는 식각 저지층(550) 상에 랜딩 패드(800)을 형성하는 단계를 개략적으로 보여주는 평면도 및 단면도이다.
도 7a 및 도 7b를 참조하면, 식각 저지층(550) 상에 스토리지 전극 콘택체(710) 상에 스토리지 전극 콘택체(710)에 전기적으로 연결되는 랜딩 패드(800)를 형성한다. 랜딩 패드(800)는 스토리지 전극의 배열을 도 1에 도시된 바와 같이 상호간에 직교하는 배열과는 달리 할 때 발생할 수 있는 스토리지 전극 콘택체와 스토리지 전극과의 전기적 연결을 충분히 확보해 주는 역할을 한다. 즉, 스토리지 전극이 스토리지 전극 콘택체의 중심에서 벗어날 때, 이를 보상하여 연결해주는 역할을 랜딩 패드(800)가 해준다.
이러한 랜딩 패드(800)는 스토리지 전극 콘택체(800) 상에 도전성을 가지는 도핑된 폴리 실리콘층을 대략 1000Å 내지 2000Å 정도 증착하고, 이를 사진 공정 및 식각 공정을 이용하여 패터닝함으로써 형성된다. 이러한 랜딩 패드(800)는 도 7a에 제시된 바와 같이 비트 라인(600) 방향으로 확장된 형태로 패터닝된다. 또한, 비트 라인(600)을 사이에 두고 이웃하는 두 랜딩 패드(800)들은 상호 간에 반대 방향으로 확장된 형태를 가진다. 따라서, 비트 라인(600)과 실질적으로 직교하는 게이트 라인(200)이 종주하는 방향에서 볼 때, 이러한 랜들 패드(800)들은 지그 재그(zig-zag) 형태로 배열된다.
한편, 랜딩 패드(800)들은 모두 동일한 크기로 형성될 수 있으나, 도 7b에 제시된 바와 같이 게이트 라인(200)들을 사이에 두고 이웃하는 두 랜딩 패드(800)들은 서로 다른 크기로 형성될 수도 있다. 즉, 비트 라인(600)이 종주하는 방향으로 크고 작은 랜딩 패드(800)들이 교대적으로 형성될 수 있다.
도 8a는 스토리지 전극(900)을 형성하는 단계를 개략적으로 보여주는 평면도이고, 도 8b 내지 도 8d는 도 8a의 스토리지 전극(900)이 형성되는 과정을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 8a를 참조하면, 랜딩 패드(800) 상에 커패시터의 스토리지 전극(900)을 형성한다. 이때, 스토리지 전극(900)은 3차원 형상, 예컨대, 실린더 형태로 형성된다. 이때, 실린더의 단면은 사각형이나 원형 또는 타원형 등으로 구현될 수 있다.
또한, 스토리지 전극(900)들은 상호간에 대각선 상 또는 사선 상에 배치되도록 배열된다. 즉, 도 8a에 도시된 바와 같이 게이트 라인(200) 또는 비트 라인(600)이 종주하는 방향들에 대해서 사선 방향 또는 대각선 방향 상에 각각의 스토리지 전극(900)들이 배치된다. 따라서, 스토리지 전극(900)들은 게이트 라인(200) 또는 비트 라인(600)이 종주하는 방향들에 대해서 지그 재그 형태의 배열을 가지게 배치된다.
이와 같은 배열에서 스토리지 전극(900)들은 대략 0.1㎛ 디자인 룰 하에서, 스토리지 전극(900)의 단면이 직사각형일 경우를 예측하면, 장축 방향은 대략 250㎚ 정도 길이 그리고 단축 방향은 대략 200㎚ 정도 길이로 구현될 수 있다. 실린더의 높이가 도 1을 참조하여 설명한 바와 같은 종래의 경우와 같이 대략 1500Å이라면, 스토리지 전극(900)의 높이/폭의 비율은 대략 8로 감소된다. 따라서, 이러한 높이/폭의 비율이, 종래의 경우 12에서 대략 8정도로 감소되므로, 실질적으로 2/3 정도 감소되게 된다. 따라서, 스토리지 전극(900)의 쓰러짐 현상은 효과적으로 방지되게 된다.
그런데, 상기한 바와 같이 스토리지 전극(900)을 배열하면, 스토리지 전극(900)의 높이가 종래의 경우와 동일할 경우, 스토리지 전극(900)의 유효 면적은 종래에 비해 대략 10% 정도 감소될 것으로 예상될 수 있다. 그럼에도 불구하고, 이러한 유효 면적의 감소는 스토리지 전극(900)의 높이를 보다 높임으로써 보상될 수 있다. 또한, 이후 설명하는 바와 같이 스토리지 전극(900)의 유효 표면적을 보다 확보함으로써 보상하여 커패시터의 커패시턴스를 증가시킬 수 있다. 이러한 커패시턴스의 증가는 대략 종래에 비해 대략 20% 정도에 이를 것으로 예측된다.
도 8a에 제시된 스토리지 전극(900)의 평면 배치와 함께 도 8b 내지 도 8d를 참조하면, 본 발명의 실시예에서는 스토리지 전극(900)의 외측면을 실질적으로 모두 노출시킴으로써 유효 표면적을 최대한 확보할 수 있다. 이는 랜딩 패드(800) 아래에 도입되는 식각 저지층(550)의 도입에 따른 효과로, 스토리지 전극(900) 아래의 랜딩 패드(800)가 실질적으로 스토리지 전극의 일부로 작용하게 되어 구현되는 효과이다.
보다 상세히 설명하면, 도 8b에 제시된 바와 같이 랜딩 패드(800)를 노출하는 오프닝홀(opening hole:571)을 가지는 몰드(mold:570)를 식각 저지층(550) 상에 형성한다. 몰드(570)는 랜딩 패드(800)를 덮는 희생 절연층을 식각 저지층(550) 상에 형성한 후, 사진 공정 및 건식 식각 공정을 이용하여 패터닝함으로써 형성된다. 이때, 희생 절연층은 PETEOS 등과 같은 실리콘 산화물층을 대략 1500Å 정도 두께로 증착하여 형성될 수 있다. 본 발명의 실시예의 경우 이러한 희생 절연층의 높이는 이러한 1500Å 보다 더 높게, 형성하고 하는 스토리지 전극(900) 높이만큼 증착하여 형성될 수 있다.
도 8c를 참조하면, 몰드(570) 상에 도전층, 예컨대, 도전성 폴리 실리콘층을 대략 400Å 내지 500Å 정도 두께로 증착한다. 이후에, 오프닝홀(571)을 채우는 PETEOS 또는 USG와 같은 실리콘 산화물을 증착하여 희생층(590)을 대략 3000Å 내지 6000Å 정도 두께로 형성한다. 이후에, 건식 식각법 또는/ 및 CMP를 수행하여 몰드(570)의 상측 표면을 노출시킨다. 이에 따라, 몰드(570)의 상측에 존재하던 도전층 부분 또한 대략 1000Å 내지 2000Å 정도 식각되어 제거된다. 이에 따라, 도전층은 각각의 스토리지 전극(900)으로 분리되고, 스토리지 전극(900)은 몰드(570)의 형상에 의해서 실린더 형상을 부여받게 된다.
도 8d를 참조하면, 몰드(570) 및 잔류하는 희생층(590)을 선택적으로 제거하여 스토리지 전극(900)의 실린더의 외측면 및 내측면 등을 노출시킨다. 이때, 선택적인 제거는 몰드(570) 및 잔류하는 희생층(590)을 이루는 실리콘 산화물층 등과 스토리지 전극(900)을 이루는 폴리 실리콘층 간의 높은 식각 선택비를 이용하여 수행된다. 예를 들어, 실리콘 산화물과 폴리 실리콘층 간에 높은 식각 선택비를 구현할 수 있는 습식 식각 과정으로 상기한 선택적 제거 과정을 수행한다.
이와 같이 몰드(570) 및 희생층(590)이 제거될 때, 식각 종료는 랜딩 패드(550)의 아래에 식각 저지층(550)에 의해서 이루어진다. 실질적으로 식각 저지층(550)을 이루는 실리콘 질화물층은 이러한 식각 과정에서 실리콘 산화물과 충분한 식각 선택비를 구현할 수 있으므로, 식각 종료점으로 역할을 하고 하부의 제3절연층(530) 등이 이러한 식각 과정에 침해되는 것을 충분히 방지할 수 있다. 실질적으로 식각 저지층(550)은 이러한 식각 과정이 종료된 후에도 대략 500Å 이상의 두께로 잔존하게 된다.
이와 같이 랜딩 패드(800) 아래에 도입된 식각 저지층(550)에 의해서 몰드(570) 등을 제거하는 식각 과정이 종료되므로, 이러한 식각 과정에 의해서 랜딩 패드(800)의 측면이 노출될 수 있다. 이는 실질적으로 도 8d에 제시된 바와 같이 스토리지 전극(900)의 실린더의 외측면이 완전히 노출되는 것을 의미하고, 또한, 랜딩 패드(800)가 실질적으로 스토리지 전극의 일부로 작용할 수 있음을 의미한다. 또한, 실질적으로 스토리지 전극의 표면적 랜딩 패드(800)의 측면으로까지 보다 더 확장된 것으로도 이해될 수 있다. 이는 계속되는 커패시터 형성 과정에서 노출된 스토리지 전극(900) 표면 및 랜딩 패드(800) 표면 모두 상에 커패시터의 유전층이 형성될 것이기 때문이다.
이와 같이, 스토리지 전극(900)의 유효 표면적이 보다 확보됨에 따라, 이러한 스토리지 전극(900)을 채용하는 커패시터의 커패시턴스를 효과적으로 보다 더 증가시킬 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 스토리지 전극 배열을 상호간에 사선 위치에 스토리지 전극이 배치되도록 변경하여 스토리지 전극의 실린더들이 쓰러지는 것을 효과적으로 방지할 수 있다. 이때, 스토리지 전극과 하부의 스토리지 전극 콘택체 간의 중심의 불일치를 극복하기 위해서 랜딩 패드를 도입한다.
또한, 스토리지 전극의 실린더를 형성할 때 몰드 또는 희생층의 선택적인 제거에 사용될 식각 저지층을 랜딩 패드 아래에 도입함으로써, 실린더의 외측면이 최대한 모두 노출되도록 할 수 있고 또한 랜딩 패드가 실질적으로 스토리지 전극의 역할을 일부 수행하도록 유도할 수 있다. 이에 따라, 스토리지 전극의 유효 표면적을 보다 더 확장시킬 수 있어, 커패시터의 커패시턴스의 증대를 효과적으로 구현할 수 있다.
도 1은 종래의 스토리지 전극을 포함하는 반도체 소자를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2a 및 도 2b 내지 도 7a 및 도 7b, 및 도 8a 내지 도 8d는 본 발명의 실시예에 의한 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
Claims (20)
- 반도체 기판 상에 절연층을 형성하는 단계;상기 절연층 하부에 비트 라인(bit line)을 형성하는 단계;상기 절연층 상에 식각 저지층을 형성하는 단계:상기 식각 저지층 및 상기 절연층을 관통하고 상기 반도체 기판 상에 전기적으로 연결되는 스토리지 전극 콘택체들을 형성하는 단계;상기 식각 저지층 상에 상기 스토리지 전극 콘택체들에 각각 전기적으로 연결되는 랜딩 패드(landing pad)들을 형성하되, 상기 랜딩 패드들은 이웃하는 랜딩 패드와 상호 간에 상기 비트 라인을 사이에 두고 지그 재그 형태를 이루도록 상호 간에 교대로 반대 방향으로 확장되는 상기 랜딩 패드들을 형성하는 단계; 및상기 랜딩 패드들 상에 각각 올려지고 적어도 외측면이 모두 노출되고 상기 비트 라인을 사이에 두고 상호 간에 지그 재그(zig-zag) 형태를 이루는 위치에 배치되어 상기 비트 라인이 종주하는 방향에 대해서 상호 간에 사선 방향으로 배열되는 스토리지 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 삭제
- 제1항에 있어서,상기 랜딩 패드는 상기 스토리지 전극과 동일한 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제3항에 있어서,상기 랜딩 패드는 도전성 폴리 실리콘층을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 삭제
- 삭제
- 삭제
- 제1항에 있어서, 상기 스토리지 전극을 형성하는 단계는상기 식각 저지층 상에 적어도 상기 랜딩 패드 상을 노출하는 오프닝홀(opening hole)을 가지는 몰드(mold)를 형성하는 단계;상기 몰드 상에 상기 노출되는 랜딩 패드에 접촉하는 도전층을 형성하는 단계;상기 도전층을 분리하여 상기 스토리지 전극을 형성하는 단계; 및상기 몰드를 상기 식각 저지층을 식각 종료점으로 하여 선택적으로 식각 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제8항에 있어서,상기 식각 저지층은 적어도 상기 몰드와 식각 선택비를 가지는 절연 물질을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제9항에 있어서,상기 식각 저지층은 상기 몰드와 식각 선택비를 가지는 실리콘 질화물층을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제10항에 있어서,상기 실리콘 질화물층 상에 상기 실리콘 질화물층 보다 얇은 두께로 실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제11항에 있어서,상기 몰드를 제거하는 단계는 상기 실리콘층을 식각하여 상기 실리콘 질화물층을 잔존시키도록 종료되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 스토리지 전극은 바닥이 상기 랜딩 패드 상에 올려진 실린더(cylinder) 형상을 가지고 상기 실린더의 외측면 및 내측면이 모두 노출되도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 반도체 기판 상에 도입된 절연층;상기 절연층 하부에 형성된 비트 라인(bit line);상기 절연층 상에 도입된 식각 저지층:상기 식각 저지층 및 상기 절연층을 관통하고 상기 반도체 기판 상에 전기적으로 연결되는 스토리지 전극 콘택체들;상기 식각 저지층 상에 상기 스토리지 전극 콘택체들에 각각 전기적으로 연결되는 랜딩 패드(landing pad)들이되 이웃하는 랜딩 패드와 상호 간에 상기 비트 라인을 사이에 두고 지그 재그 형태를 이루도록 상호 간에 교대로 반대 방향으로 확장된 랜딩 패드들; 및상기 랜딩 패드들 상에 각각 올려져 적어도 외측면이 모두 노출되고 상기 비트 라인을 사이에 두고 지그 재그(zig-zag) 형태를 이루는 위치에 배치되어 상기 비트 라인이 종주하는 방향에 대해서 상호 간에 사선 방향에 위치하게 배열된 스토리지 전극들을 포함하는 것을 특징으로 하는 반도체 소자.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제14항에 있어서,상기 스토리지 전극은 바닥이 상기 랜딩 패드 상에 올려져 외측면 및 내측면이 모두 노출된 실린더(cylinder) 형상을 가지는 것을 특징으로 하는 반도체 소자.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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