KR20020078086A - 반도체 메모리 소자 및 이를 한정하기 위한 마스크 패턴 - Google Patents
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Abstract
본 발명은 스토리지 노드 전극 사이의 브리지를 감소시킬 수 있는 반도체 메모리 소자 및 이를 한정하기 위한 마스크 패턴을 개시한다. 개시된 본 발명의 반도체 메모리 소자는, 등간격을 가지며 종횡으로 배열된 다수개의 스토리지 노드 전극을 포함한다. 이러한 다수개의 스토리지 노드 전극 중 횡방향으로 짝수 번째에 배치된 스토리지 노드 전극은 상방 또는 하방으로 소정 길이만큼 쉬프트된다. 여기서, 쉬프트된 스토리지 전극은 상기 종방향으로 인접하는 스토리지 노드 전극의 간격내에서 쉬프트된다.
Description
본 발명은 반도체 메모리 소자 및 이를 한정하기 위한 마스크 패턴에 관한것으로, 보다 구체적으로는 반도체 메모리 소자의 스토리지 노드 전극 어레이(storage node electrode array) 및 이를 한정하기 위한 마스크 패턴에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 단위 액티브 셀(active cell)이 차지하는 면적이 감소하고 있다. 한편, 디램과 같은 메모리 소자의 구동 능력은 캐패시터의 캐패시턴스에 의해 결정되므로, 캐패시터가 차지하는 면적의 감소에도 불구하고, 캐패시턴스를 증가시키기 위한 다양한 노력이 계속되고 있다. 이러한 노력의 일환으로, 캐패시터의 유효 면적을 증가시키기 위해, 현재에는 콘케이브(concave) 타입의 스토리지 전극이 주로 사용되고 있다.
도 1은 일반적인 콘케이브 타입의 스토리지 전극의 평면도이다.
도 1을 참조하여 설명하면, 모스 트랜지스터(도시되지 않음) 및 그 밖의 전기적 플러그(도시되지 않음)가 구비된 반도체 기판(10) 상부에, 다수의 콘케이브 타입의 스토리지 노드 전극(12)이 배열된다. 즉, 콘케이브 타입의 스토리지 노드 전극(12)은 종횡으로 일정 등간격을 두고 매트릭스 형태로 이격, 배치된다. 즉, 동일 라인(line)에 있는 다수의 스토리지 노드 전극(12)의 단부를 잇는 횡선(橫線)은 일직선을 이룬다. 아울러, 동일 컬럼(column)에 있는 개개의 스토리지 노드 전극(12)의 좌측 또는 우측을 잇는 종선(縱線) 역시 일직선을 이룬다. 이러한 콘케이브 타입의 스토리지 전극(12)은 타원 형태를 갖는다.
그러나, 현재 메모리 소자의 집적도가 높아짐에 따라, 반도체 메모리 소자의 스토리지 노드 전극(12)의 밀도 또한 증대되고 있다. 이와 같이, 스토리지 노드 전극(12)의 밀도가 증대됨에 따라, 인접하는 스토리지 노드 전극(12) 사이의 간격(s1,s2)을 충분히 유지하기 어렵다. 스토리지 노드 전극(12) 사이의 간격(S1,S2)이 충분히 유지되지 않으면, 도 1에 도시된 바와 같이, 스토리지 노드 전극 사이에 브리지(14:bridge)가 유발되기 쉽다. 이러한 브리지(14)로 인하여, 스토리지 노드 전극(12) 사이에 트윈 비트 페일(twin-bit fail)나 멀티 비트 페일(multi-bit fail)과 같은 전기적 결함이 발생된다.
여기서, 브리지(12)의 원인으로는 여러 가지 있지만, 그중 물리적 및 역학적인 관점에 따른 원인에 대하여 설명한다.
우선, 도 1을 참조하여, 콘케이브(concave) 타입의 스토리지 노드 전극을 반도체 기판(10) 상부에 형성한 후, 반도체 기판 결과물 표면을 세정 처리한다. 세정 공정중, 스토리지 노드 전극(12) 사이에 세정액으로 인한 물막(도시되지 않음)이 형성될 수 있는데, 공기중의 산소(O2)는 이 물막에 쉽게 용해된다. 이때, 물막에 용해된 산소는 스토리지 노드 전극(12) 표면에 실리콘 산화막(SiO2)막을 형성한다. 이렇게 형성된 실리콘 산화막은 다시 스토리지 노드 전극(12) 사이의 물막에서 실리케이트(silicate) 형태로 용해된다. 그후, 건조 공정을 진행하면, 스토리지 노드 전극(12) 사이에 물막의 부피가 감소되면서, 표면 장력(surface tension)이 증가된다. 이에 따라, 스토리지 노드 전극(12) 사이에는 물막내에 존재하는 고형의 실리케이트(14)만이 잔류하게 되고, 이러한 잔류 실리케이트(14)가 브리지가 된다.
이러한 브리지(14)의 발생 원인은 다음의 식에 의하여 보다 자세히 설명될것이다. 일반적으로, 도 2a 및 도 2b에 도시된 바와 같이, 인접하는 두 개의 스토리지 노드 전극(12) 사이에는 스토리지 노드 전극(12)을 붙게 하려는 표면 장력(surface tension)과, 표면 장력과 반대로 작용하는 전단 및 절곡력(shear and bending force)이 존재한다. 이때, 스토리지 노드 전극(12)이 직육각형 구조를 가지고 있으며, 매우 단단한 바닥에 설치된 강체 빔(rigid beam)이라고 가정하는 경우, 우선 전단 응력 및 절곡력(Fe)은 다음의 식으로 나타내어진다.
여기서, E는 영스(Young's) 계수로서, 일종의 스토리지 노드 전극을 구성하는 물질의 탄성 계수를 나타낸다. 또한, I는 수평 단면의 관성 모멘텀(Inertia momentum of horizontal cross section)으로, 스토리지 노드 전극(12)의 스핀 드라이 공정시, 지속적으로 회전하려는 모멘텀을 의미하며, 대체적으로, 스토리지 전극(12)의 원통 두께(ℓ)에 따른 탄성도로 설명된다. 또한, H는 스토리지 노드 전극(12)의 높이를 나타내며, x는 스토리지 노드 전극(12)이 변형되었을 때, 변형 거리를 나타낸다. 여기서, 변형 거리(x)는 원래 위치의 스토리지 노드 전극(12)의 상단으로부터 변형된 스토리지 노드 전극(12)의 상단까지의 거리이다.
한편, 스토리지 노드 전극(12) 사이의 표면 장력(Fs)는 다음의 식으로 나타내어 진다.
여기서, γ는 물의 표면 장력 계수(surface tension coefficient of water)를 나타내고, θ는 스토리지 노드 전극(12)과 물 사이의 접촉각도를 나타내며, L은 스토리지 노드 전극의 길이를 나타내는데, 보다 구체적으로는 인접하게 배열되는 스토리지 노드 전극(12)들의 대응되는 길이를 의미한다.
이때, 평형 상태에서는 두 힘의 크기가 동일하므로, 식 1과 식 2를 조합하면, 스토리지 노드 전극의 변형 거리(x)에 대하여 정의하면 다음과 같다.
즉, 상술한 바와 같이, 스토리지 노드 전극의 변형 거리(x)는 스토리지 노드 전극의 대응 길이(L) 및 높이(H)에 비례하고, 탄성 계수(E)와 관성 모멘텀(I)에 반비례함을 알 수 있다.
또한, 일반적으로, 스토리지 노드 전극(12)의 브리지 발생 확률(P)은 변형 정도(x)에 비례하고, 스토리지 노드 전극(12)의 간격(D)과 반비례하는 것으로 알려져 있다. 이에 따라, 이러한 브리지 발생 확률(P)을 구현한 식에, 식 3을 대입하면 다음의 결과를 얻는다.
즉, 상술한 식 4에 의하면, 브리지가 발생될 확률은 스토리지 노드 전극 사이의 간격(D)이 감소될수록, 스토리지 노드 전극의 높이가 증대될수록, 그리고 인접하는 스토리지 노드 전극의 대응되는 길이가 길수록, 브리지 발생 빈도가 높아짐을 알 수 있다.
그러나, 현재의 메모리 소자는 고용량 및 대용량을 얻기 위하여, 한정된 공간에 다수의 스토리지 노드 전극을 집적시켜야 함과 동시에, 스토리지 노드 전극의 표면적을 증대시키기 위하여 그 높이를 증대시켜야 하므로, 스토리지 노드 전극들 사이의 간격, 높이 및 길이를 감소시키는데 한계가 있다. 그러므로, 브리지 발생의 위험이 매우 높다.
또한, 종래에는 도 3에 도시된 것과 같이, 스토리지 노드 전극(12)의 면적을 더욱 증대시키기 위하여, 스토리지 노드 전극(12)을 한정하기 위한 노광 공정시, 과 에너지를 조사하는 경우 있다. 이러한 경우, 과도 노광으로 스토리지 노드 전극이 정하여진 크기 보다 넓게 한정된다. 그러나, 스토리지 노드 전극(12)이 간격이 매우 조밀함으로 인하여, 과도 노광을 실시하면, 인접하는 스토리지 노드 전극(12)과 콘택되어 버린다. 그러므로, 추가적인 면적 확대 공정을 실시하기 어렵다. 여기서, 도 2의 미설명 도면 부호 15는 과대 노광으로 인하여 추가적으로 증가된 스토리지 노드 전극이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 소자의 전기적 특성을 향상시킬 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 스토리지 노드 전극의브리지 발생을 감소시킬 수 있는 반도체 메모리 소자를 제공하는 것이다.
도 1은 종래의 콘케이브 타입의 스토리지 노드 전극을 나타낸 평면도이다.
도 2a 및 도 2b는 스토리지 노드 전극 사이의 브리지 발생을 설명하기 위한 도면이다.
도 3은 과도 노광을 실시하였을 때, 종래의 콘케이브 타입의 스토리지 노드 전극을 나타낸 평면도이다.
도 4는 본 발명에 따른 콘케이브 타입의 스토리지 노드 전극을 나타낸 평면도이다.
도 5 및 도 6는 본 발명의 스토리지 노드 전극을 한정하기 위한 마스크 패턴의 평면도이다.
도 7은 과도 노광을 실시하였을 때, 본 발명에 따른 콘케이브 타입의 스토리지 노드 전극을 나타낸 평면도이다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
본원에서 개시된 발명 중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
먼저, 본 발명의 일 견지에 따른 반도체 메모리 소자는, 등간격을 가지며 종횡으로 배열된 다수개의 스토리지 노드 전극을 포함한다. 이러한 다수개의 스토리지 노드 전극 중 횡방향으로 짝수 번째에 배치된 스토리지 노드 전극은 상방 또는 하방으로 소정 길이만큼 쉬프트되고, 쉬프트된 스토리지 노드 전극은 모두 동일 길이 만큼 쉬프트된다. 여기서, 쉬프트된 스토리지 전극은 상기 종방향으로 인접하는 스토리지 노드 전극의 간격내에서 쉬프트됨이 바람직하다. 아울러, 스토리지 노드 전극은 타원 형태를 갖는 콘케이브 구조를 갖는다.
또한, 본 발명의 다른 견지에 따른 스토리지 노드 전극을 형성하기 위한 마스크 패턴은, 투명 기판과, 투명 기판상에 형성되며, 스토리지 노드 전극의 형태를 한정하는 다수의 차단층을 포함한다. 여기서, 다수의 차단층 중 횡방향으로 짝수 번째에 배치된 차단층은 상방 또는 하방으로 소정 길이만큼 쉬프트된다. 이때, 쉬프트된 차단층 역시 동일 길이로 쉬프트된다. 여기서, 쉬프트된 차단층은 상기 종방향으로 인접하는 차단층 사이의 간격내에서 쉬프트됨이 바람직하고, 차단층은 직사각 형태를 갖을 수 있다.
또한, 차단층 각 모서리 또는 쉬프트된 차단층의 쉬프트 방향으로의 양측 모서리 및 쉬프트되지 않은 차단층의 쉬프트 반대 방향으로의 양측 모서리에 각각 광 보상용 세리프가 부착될 수 있다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
여기서, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
첨부 도면 도 4는 본 발명에 따른 콘케이브 타입의 스토리지 노드 전극을 나타낸 평면도이고, 도 5 및 도 6는 본 발명의 스토리지 노드 전극을 한정하기 위한 마스크 패턴의 평면도이다. 또한, 도 7은 과도 노광을 실시하였을 때, 본 발명에 따른 콘케이브 타입의 스토리지 노드 전극을 나타낸 평면도이다. 여기서, 도면의 X 방향은 디램 소자의 라인 방향 즉, 횡방향을 나타내고, Y 방향은 디램 소자의 컬럼방향 즉, 종방향을 나타낸다.
먼저, 도 4를 참조하여, 다수의 모스 트랜지스터(도시되지 않음)와, 다수의 전기적 연결 플러그(도시되지 않음) 및 층간 절연막(도시되지 않음)이 형성되어 있는 반도체 기판(20)이 준비된다. 이러한 반도체 기판(20) 상부의 적소에, 각각 모스 트랜지스터의 소오스(도시되지 않음) 영역과 콘택되는 전기적 연결 플러그 또는 소오스 영역과 콘택되도록 다수의 스토리지 노드 전극(22)이 배치된다.
본 실시예에서 스토리지 노드 전극(22)은 브리지 발생이 최소화하도록 다음과 같이 배열된다.
즉, 스토리지 노드 전극(22)은 X 방향 및 Y 방향으로 배열된 스토리지 노드 전극(22)과 각각 등간격을 유지하도록 형성된다. 여기서, 도면의 "S1"는 X 방향으로 인접하는 스토리지 노드 전극(22)간의 간격을 나타내고, "S2"는 Y 방향으로 인접하는 스토리지 노드 전극(22)간의 간격을 나타낸다.
아울러, 다수개의 스토리지 노드 전극(22) 중 횡방향 즉, X 방향으로 짝수 번째에 배치된 스토리지 노드 전극(22a)들은 상방(Y방향) 또는 하방(-Y 방향)으로 소정 길이만큼 쉬프트(shift)된다. 이때, 쉬프트된 스토리지 노드 전극을 22a로 지칭하였으며, 쉬프트되지 않은 스토리지 노드 전극을 22b로 지칭하였다. 아울러, 쉬프트된 스토리지 노드 전극(22a)은 모두 동일 길이만큼 쉬프트된다. 본 실시예에서는 예를들어, 스토리지 노드 전극(22)이 하방으로 소정 길이만큼 쉬프트되었다. 이에 따라, 동일 라인에 배열되는 스토리지 노드 전극(22a,22b)의 단부(E1 또는 E2)를 연결한 횡선은 일직선을 이루지 않게 된다. 또한, 쉬프트된 스토리지 노드전극(22a)은 쉬프트되지 않은 스토리지 전극(22b)들의 단부(E1 또는 E2)를 잇는 횡선단(100,101)의 범위내에서 쉬프트된다. 즉, 쉬프트된 스토리지 노드 전극(22a)은 인접하는 스토리지 노드 전극(22)의 Y 방향으로의 간격(S2)의 범위 내에서 쉬프트되어 짐이 바람직하다. 이러한 본 실시예의 스토리지 노드 전극(22)은 높은 캐패시턴스를 확보할 수 있도록, 예를들어, 타원형의 콘케이브 타입으로 형성될 수 있다.
이와 같이 스토리지 노드 전극(22)을 배열시키면, 비록 종래와 동일한 간격으로 배치되었다 할지라도, 상술한 식 4에 의거하여, 예를들어, 동일 라인상에서, 인접하는 스토리지 노드 전극(22a,22b)간의 마주보는 면이 감소하게 되어, 브리지가 발생될 확률이 현격히 감소된다.
또한, 쉬프트된 스토리지 노드 전극(22a)은 Y 방향으로 인접하는 스토리지 노드 전극(22) 사이의 거리 범위내에서 쉬프트가 가능하므로, 라인형의 스토리지 노드 콘택 플러그를 사용하는 경우, 그 설계를 변형시키지 않아도 된다.
이러한 본 발명의 스토리지 노드 전극(22)은 도 5 및 도 6에 제시된 마스크 패턴(30)들에 의하여 한정될 수 있다. 마스크 패턴(30)은 도 5 및 도 6에 도시된 바와 같이, 투명 기판, 예를들어, 석영 기판(32)과, 석영 기판(32) 상부에 스토리지 노드 전극(도 4의 22)을 한정하기 위하여 적소에 배치된 차단층(34)으로 구성된다.
이때, 차단층(34)은 상술한 스토리지 노드 전극(22)과 동일한 배치 형태를 갖는다. 즉, 횡방향 즉, X 방향으로 짝수 번째에 배치된 차단층(34a)이 상방(Y방향) 또는 하방(-Y 방향)으로 소정 길이만큼 쉬프트되도록 배열됨과 동시에, 쉬프트된 차단층(34a)은 동일 길이만큼 쉬프트됨이 바람직하다. 이에 따라, 동일 라인에 배열되는 차단층(34)의 단부(e1 또는 e2)를 연결한 횡선은 일직선을 이루지 않게 된다. 여기서, 쉬프트된 차단층을 34a로, 쉬프트되지 않은 차단층을 34b로 지칭한다. 이러한 차단층(34)은 직사각형태를 갖는다. 하지만, 차단층(34)의 형태가 직사각형태일지라도, 반도체 기판(20)상에 형성되는 스토리지 노드 전극의 형태는 타원 형태로 형성된다. 더불어, 광 근접 보상(optical proximity correction)을 위하여, 세리프(serif:36)가 부착될 수 있다. 이때, 세리프(36)는 도 5와 같이, 쉬프트된 차단층(34a)의 쉬프트 방향의 양측 모서리 및 쉬프트되지 않은 차단층(34b)의 쉬프트 반대 방향의 양측 모서리에 각각 형성될 수 있다. 또한, 차단층(34)은 도 6에 도시된 바와 같이, 세리프(36)는 각 차단층(34)의 네 개의 모서리에 모두 설치할 수 있다.
이러한 마스크 패턴(30)을 이용하여, 정상적으로 노광 공정을 실시하면, 반도체 기판(20) 결과물에 도 4와 같은 스토리지 노드 전극(22)이 한정된다. 또한, 스토리지 노드 전극(22)의 표면적을 증대시키기 위하여, 상술한 마스크 패턴(30)을 이용하여 과도 노광을 실시할 수 있다. 이때, 과도 노광을 실시하여도, 짝수번째 컬럼의 차단층(34)이 상방 또는 하방으로 소정 거리만큼 쉬프트되어 있으므로, 마스크 패턴의 인접 배치로 인한, 보강 간섭이 발생되지 않는다. 이에 따라, 브리지가 발생되지 않는 범위에서 면적 확대가 가능해진다. 여기서, 미설명 도면 부호 25는 과도 노광에 따른 면적 증가분을 나타낸다.
이와 같이, 본 발명에서는 전후 공정에 영향을 미치지 않는 범위에서, 스토리지 노드 전극의 배치를 변경하므로써, 스토리지 노드 전극 사이의 브리지 발생을 줄일 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 반도체 기판상에 배열되는 다수의 스토리지 노드 전극 중 횡방향으로 짝수 번째의 스토리지 노드 전극을 상방 또는 하방으로 소정 길이만큼 쉬프트시킨다. 이와 같이 스토리지 노드 전극을 배열시키면, 동일 라인상에서, 인접하는 스토리지 노드 전극간의 마주보는 면이 감소하게 되어, 브리지가 발생될 확률이 현격히 감소된다.
이에 따라, 반도체 메모리 소자의 전기적 특성이 개선된다.
아울러, 쉬프트된 스토리지 노드 전극은 인접하는 스토리지 노드 전극의 상하 간격내로 쉬프트되므로, 라인형의 스토리지 노드를 형성할 경우, 설계를 변경시키기 않아도 된다. 그러므로, 스토리지 노드 전극의 배치가 변경되더라도, 전후 공정에 영향을 미치지 않으므로, 설계 변경으로 인한 별도 비용이 발생되지 않는다.
기타, 본 발명의 요지를 변경하지 않는 범위에서, 다양하게 변경실시할 수 있다.
Claims (9)
- 등간격을 가지며 종횡으로 배열된 다수개의 스토리지 노드 전극을 포함하는 반도체 메모리 소자로서,상기 다수개의 스토리지 노드 전극 중 횡방향으로 짝수 번째에 배치된 스토리지 노드 전극은 상방 또는 하방으로 소정 길이만큼 쉬프트되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서, 상기 쉬프트된 스토리지 전극 모두 동일 길이만큼 쉬프트되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 2 항에 있어서, 상기 쉬프트된 스토리지 전극은 상기 종방향으로 인접하는 스토리지 노드 전극의 간격내에서 쉬프트되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 3 항에 있어서, 상기 스토리지 노드 전극은 타원 형태를 갖는 콘케이브 구조를 갖는 것을 특징으로 하는 반도체 메모리 소자.
- 스토리지 노드 전극을 형성하기 위한 마스크 패턴으로서,투명 기판;상기 투명 기판상에 형성되며, 스토리지 노드 전극의 형태를 한정하는 다수의 차단층을 포함하며,상기 다수의 차단층 중 횡방향으로 짝수 번째에 배치된 차단층은 상방 또는 하방으로 동일 길이만큼 쉬프트되는 것을 특징으로 하는 마스크 패턴.
- 제 5 항에 있어서, 상기 쉬프트된 차단층은 상기 종방향으로 인접하는 차단층 사이의 간격내에서 쉬프트되는 것을 특징으로 하는 마스크 패턴.
- 제 6 항에 있어서, 상기 차단층은 직사각 형태를 갖는 것을 특징으로 하는 마스크 패턴.
- 제 6 항에 있어서, 상기 차단층 각 모서리에는 광 보상용 세리프가 부착되는 것을 특징으로 하는 마스크 패턴.
- 제 6 항에 있어서, 상기 쉬프트된 차단층의 쉬프트 방향으로의 양측 모서리 및 쉬프트되지 않은 차단층의 쉬프트 반대 방향으로의 양측 모서리에 각각 광 보상용 세리프가 부착된 것을 특징으로 하는 마스크 패턴.
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