JP3252817B2

JP3252817B2 - 半導体記憶装置

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Publication number: JP3252817B2
Application number: JP35604298A
Authority: JP
Inventors: 宏明大窪
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-12-15
Filing date: 1998-12-15
Publication date: 2002-02-04
Anticipated expiration: 2018-12-15
Also published as: JP2000183298A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、良品歩留まりを向上させると共に、メモリセ
ル容量を増大させることができる半導体記憶装置に関す
る。

【０００２】

【従来の技術】半導体記憶装置の一種にダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ：Dynamic Random Acc
ess Memory）がある。図４及び５は従来の半導体記憶装
置（ＤＲＡＭ）のメモリセルアレイの容量電極パターン
を示す模式的平面図である。

【０００３】図４に示すように、従来の第１の半導体記
憶装置のメモリセルアレイにおいては、複数個のメモリ
セル１０４ａが略格子状に配列されて構成されている。
このメモリセル１０４ａには、セル容量部として平面視
で長方形状のキャパシタが設けられている。このキャパ
シタはその厚さ方向に下から容量電極１０２ａ、容量絶
縁膜及び容量プレート電極（いずれも図示せず）の順に
積層されて構成されている。なお、容量プレート電極は
一面に形成されている。

【０００４】この容量電極１０２ａの長辺方向をＸ、そ
の直交方向をＹ方向とすると、容量電極１０２ａの短辺
の長さ及び隣接する容量電極１０２ａのＹ方向の間隔は
共にリソグラフィ時における解像限界に近い設計基準寸
法（最小寸法）Ｆとなっている。なお、容量電極１０２
ａの長辺の長さは短辺の３倍（３×Ｆ）程度になってい
る。

【０００５】また、キャパシタの容量電極１０２ａの下
部には平面視で１辺の長さが設計基準寸法Ｆの正方形状
の容量コンタクト（セルノードコンタクト）１０１ａが
形成されている。この容量コンタクト１０１ａは平面視
で容量電極１０２ａの中央、即ち、容量コンタクト１０
１ａの中心に対し容量電極１０２ａが点対称になるよう
に配置されている。

【０００６】更に、容量コンタクト１０１ａの下方には
ＭＯＳ型トランジスタが設けられており、そのソース又
はドレイン領域となる第１拡散層１０３ａが容量コンタ
クト１０１ａの下部に形成されている。また、第１拡散
層１０３ａに対応する第２拡散層１０６ａが形成されて
おり、この第２拡散層１０６ａはＸ方向に隣接する２個
のメモリセル１０４ａで共有となっている。即ち、トラ
ンジスタは２個のメモリセル１０４ａの間に配置された
第２拡散層１０６ａをソース又はドレイン領域として共
有する。

【０００７】また、ワード線（図示せず）がゲート電極
として第１拡散層１０３ａと第２拡散層１０６ａとの間
に形成されたチャネル形成領域上にゲート絶縁膜（図示
せず）を介して平行に延びるように設けられている。更
に、ビット線（図示せず）がワード線に対して直交して
延びるように一定の間隔をもって配置され、第２拡散層
１０６ａと電気的に接続されている。

【０００８】このように、半導体基板上に各メモリセル
１０４ａが構成され、このメモリセル１０４ａにおいて
は、その容量電極１０２ａの中心を基準にして、Ｘ方向
のピッチに対するＹ方向のピッチが１／２となるよう
に、格子状に配列されてメモリセルアレイが構成されて
いる。即ち、１／２ピッチのメモリセルとなっている。
このとき、容量コンタクト１０１ａは格子状に配列され
ている。

【０００９】このように構成された従来の第１の半導体
記憶装置のメモリセル１０４ａにおいては、容量電極１
０２ａの短辺の長さと容量コンタクトの１辺の長さが共
に設計基準寸法Ｆで等しいため、容量電極１０２ａを形
成するためのパターニング時に位置合わせズレ等が発生
すると、容量電極１０２ａを形成するためのエッチング
時に容量コンタクト１０１ａの一部が露出し、容量コン
タクト１０１ａの一部が除去される。このとき、容量コ
ンタクト１０１ａの下部に形成された拡散層１０３ａに
達するまで容量コンタクト１０１ａが除去されると、リ
ーク電流の発生の原因となる。このため、半導体記憶装
置の良品歩留まりが低下するという欠点がある。

【００１０】一方、上述したメモリセル１０４ａの欠点
を解決するために、キャパシタにおける容量コンタクト
が形成される部分に寸法的マージンを設けたメモリセル
がある。

【００１１】図５に示すように、従来の第２の半導体記
憶装置のメモリセル１０４ｂにおいては、セル容量部と
してキャパシタが設けられている。このキャパシタは平
面視で略十字状、即ち、短辺の長さが設計基準寸法Ｆ、
長辺の長さが短辺の３倍程度の長方形に、その両長辺の
中央部に幅がｃのマージン部１０５ｂが選択的に設けら
れた形状をなしている。このキャパシタはその厚さ方向
に下から容量電極１０２ｂ、容量絶縁膜及び容量プレー
ト電極（いずれも図示せず）の順に積層されて構成され
ている。なお、容量プレート電極は一面に形成されてい
る。

【００１２】この容量電極１０２ｂの長辺方向をＸ、そ
の直交方向をＹ方向とすると、隣接する容量電極１０２
ｂのマージン部１０５ｂが形成されていない部分のＹ方
向の間隔は設計基準寸法Ｆであり、また、同じくマージ
ン部１０５ｂが形成された部分のＹ方向の間隔はａ（＝
Ｆ−２×ｃ＜Ｆ）となっている。

【００１３】また、メモリセル１０４ａと同様に、キャ
パシタの容量電極１０２ｂの下部には平面視で１辺の長
さが設計基準寸法Ｆの正方形状の容量コンタクト１０１
ａが形成されている。この容量コンタクト１０１ａは平
面視で容量電極１０２ｂの中央、即ち、容量コンタクト
１０１ａの中心に対し容量電極１０２ｂが点対称になる
ように配置されている。

【００１４】更に、メモリセル１０４ａと同様に、容量
コンタクト１０１ａの下方にはＭＯＳ型トランジスタの
第１拡散層１０３ａ、第２拡散層１０６ａ及びゲート電
極（ワード線：図示せず）等が設けられている。

【００１５】このように、半導体基板上に各メモリセル
１０４ｂが構成され、このメモリセル１０４ｂにおいて
は、その容量電極１０２ｂの中心を基準にして、Ｘ方向
のピッチに対するＹ方向のピッチが１／２となるよう
に、格子状に配列されてメモリセルアレイが構成されて
いる。即ち、１／２ピッチのメモリセルとなっている。
このとき、容量コンタクト１０１ａは格子状に配列され
ている。

【００１６】このように構成された従来の第２の半導体
記憶装置のメモリセル１０４ｂにおいては、容量電極１
０２ｂにおける容量コンタクト１０１ａが形成される部
分に、マージン部１０５ｂが形成されているため、容量
電極１０２ｂを形成するためのパターニング時に位置合
わせズレ等が発生しても、容量電極１０２ｂを形成する
ためのエッチング時に容量コンタクト１０１ａの一部が
露出することを低減することができる。従って、容量コ
ンタクト１０１ａの一部が除去されることに対し、プロ
セスマージンができる。このため、リーク電流の発生を
低減することができ、リーク電流発生を要因とした半導
体記憶装置の良品歩留まりの低下を防止することができ
る。

【００１７】

【発明が解決しようとする課題】しかしながら、上述し
た如く、従来の第２の半導体記憶装置のメモリセル１０
４ｂにおいては、隣接する容量電極１０２ｂのマージン
部１０５ｂが形成された部分のＹ方向の間隔はａ（＝Ｆ
−２×ｃ＜Ｆ）であり、設計基準寸法Ｆより短い。従っ
て、容量電極１０２ｂを形成するためのリソグラフィ時
に良好なパターニングが困難になるため、隣接する容量
電極１０２ｂのマージン部１０５ｂが形成された部分の
Ｙ方向のスペースＧにフォトレジストが残留し易くな
る。このため、容量電極形成のためにウェハ全面に成膜
された導電膜がスペースＧに残留し、隣接する容量電極
１０２ｂ間の短絡が発生し易くなるため、半導体記憶装
置の良品歩留まりが低下するという問題点がある。更
に、上述したようにマージン部を設けると不具合が発生
し、マージン部を設けることができないため、容量電極
の面積を大きくすることができず、メモリセル容量を増
大させることができないという難点がある。

【００１８】本発明はかかる問題点に鑑みてなされたも
のであって、良品歩留まりを向上させると共に、メモリ
セル容量を増大させることができる半導体記憶装置を提
供することを目的とする。

【００１９】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、全てのメモリセルに第１の拡散層、隣接する２
個のメモリセルに共有される第２の拡散層及びこの第１
の拡散層と第２の拡散層との間に配置されるチャネル形
成領域が夫々形成され隣接する２個の第１の拡散層は夫
々共通の前記第２の拡散層を挟んで配置された半導体基
板と、前記半導体基板のチャネル形成領域上にゲート絶
縁膜を介して配置され夫々平行に延びるように形成され
た複数本のワード線と、前記半導体基板上に前記ワード
線に対して直交して延びるように一定の間隔をもって配
置され前記第２の拡散層に接続された複数本のビット線
と、前記第１の拡散層上に形成され平面視で１辺の長さ
が設計基準寸法と等しい正方形状を有し前記ワード線と
平行な方向に前記設計基準寸法と等しい間隔をもって格
子状に配置された複数個の容量コンタクトと、平面視で
短辺の長さが前記設計基準寸法である長方形の両長辺部
分にその端部から選択的に帯状のマージン部が設けられ
たＴ字形状を有しこの長辺方向が前記ビット線と平行に
なるように配置され対応する前記容量コンタクトを介し
前記第１の拡散層に接続された複数個の第１の容量電極
パターンと、この第１の容量電極パターンと隣接し同形
であって対応する前記容量コンタクトを介して前記第１
の拡散層に接続された複数個の第２の容量電極パターン
と、を有し、前記容量コンタクトは平面視でその中心を
基準として隣接する容量コンタクト間の前記ビット線と
平行な方向のピッチに対し前記ワード線と平行な方向の
ピッチが１／２であって、前記第１及び第２の容量電極
パターンのマージン部が設けられた領域に配置され、前
記第１及び第２の前記容量電極パターンのマージン部が
形成されていない領域は前記ワード線と平行な方向に前
記設計基準寸法と等しい間隔をもって配置されているこ
とを特徴とする。

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】また、本発明に係る半導体記憶装置は、全
てのメモリセルに第１の拡散層、隣接する２個のメモリ
セルに共有される第２の拡散層及びこの第１の拡散層と
第２の拡散層との間に配置されるチャネル形成領域が夫
々形成され隣接する２個の第１の拡散層は夫々共通の前
記第２の拡散層を挟んで配置された半導体基板と、前記
半導体基板のチャネル形成領域上にゲート絶縁膜を介し
て配置され夫々平行に延びるように形成された複数本の
ワード線と、前記半導体基板上に前記ワード線に対して
直交して延びるように一定の間隔をもって配置され前記
第２の拡散層に接続された複数本のビット線と、前記第
１の拡散層上に形成され平面視で１辺の長さが設計基準
寸法と等しい正方形状を有し前記ワード線と平行な方向
に前記設計基準寸法と等しい間隔をもって格子状に配置
された複数個の容量コンタクトと、平面視で短辺の長さ
が前記設計基準寸法である長方形の両長辺部分全域に帯
状のマージン部が設けられた長方形状を有しこの長辺方
向が前記ビット線と平行になるように配置され対応する
前記容量コンタクトを介し前記第１の拡散層に接続され
た複数個の第１の容量電極パターンと、この第１の容量
電極パターンと隣接し同形であって対応する前記容量コ
ンタクトを介して前記第１の拡散層に接続された複数個
の第２の容量電極パターンと、を有し、前記容量コンタ
クトは平面視でその中心を基準として隣接する容量コン
タクト間の前記ビット線と平行な方向のピッチに対し前
記ワード線と平行な方向のピッチが１／２であって、前
記第１及び第２の容量電極パターンの中央以外の領域に
配置されていることを特徴とする。

【００２５】また、前記ビット線に平行な方向に配列さ
れた前記第１及び第２の容量電極パターンは夫々対応す
る前記容量コンタクトに対し、平面視で同一の配置にな
るように設けられて構成することができる。更に、前記
第１及び第２の容量電極パターンは夫々隣接する前記ビ
ット線と平行な方向に沿って配列され、前記ワード線と
平行な方向に交互に逆向きとなるように配置されて構成
することができる。

【００２６】本発明においては、隣接する容量電極パタ
ーン間の容量コンタクト付近のスペースは、ラインが直
交した十字状又はラインが交差したＴ字状になる。この
ため、従来技術のように容量コンタクト付近のスペース
がライン状である場合と比較して、リソグラフィ工程に
おいて、容量コンタクト付近のスペース部分の光強度が
相対的に大きく、フォトレジストが反応し易い。即ち、
フォトレジストの残留が発生し難い。このため、容量電
極パターン形成のためにウェハ全面に成膜された導電膜
が容量コンタクト付近のスペースに残留することがな
く、隣接する容量電極パターン間の短絡が発生すること
を防止することができる。また、スペースを小さくして
その代わりに容量電極パターンの面積を大きくすること
ができる。このため、半導体記憶装置の良品歩留まりを
向上させると共に、メモリセル容量を増大させることが
できる。

【００２７】また、隣接する容量電極パターンのマージ
ン部が設けられた部分のワード線と平行な方向の間隔を
設計基準寸法より小さい間隔になるように構成しても、
フォトレジストが解像され、良好なパターニングを行う
ことができる。また、マージン部を設けることができる
ため、容量電極パターンの面積を大きくすることができ
る。このため、半導体記憶装置の良品歩留まりを向上さ
せると共に、メモリセル容量を増大させることができ
る。

【００２８】更に、本発明においては、マージン部の面
積を更に大きくして、容量電極パターンの面積を更に大
きくすることができる。これにより、メモリセル容量を
更に、増大させることができる。

【００２９】

【発明の実施の形態】以下、本発明の実施例に係る半導
体記憶装置について、添付の図面を参照して具体的に説
明する。図１は本発明の第１実施例に係る半導体記憶装
置のメモリセルアレイの容量電極パターンを示す模式的
平面図である。

【００３０】図１に示すように、本発明に係る第１実施
例の半導体記憶装置のメモリセルアレイにおいては、複
数個のメモリセル４ａが略格子状に配列されて構成され
ている。このメモリセル４ａには、セル容量部としてキ
ャパシタが設けられている。このキャパシタは平面視で
略Ｔ字状、即ち、短辺の長さがリソグラフィ時における
解像限界に近い設計基準寸法（最小寸法）Ｆ、長辺の長
さが短辺の３倍程度の長方形に、その両長辺の端部に幅
がｃのマージン部５ａが端部からｂの長さをもって設け
られた形状をなしている。このキャパシタはその厚さ方
向に下から容量電極２ａ、容量絶縁膜及び容量プレート
電極（いずれも図示せず）の順に積層されて構成されて
いる。なお、容量プレート電極は一面に形成されてい
る。

【００３１】この容量電極２ａの長辺方向をＸ、その直
交方向をＹ方向とすると、隣接する容量電極２ａのマー
ジン部５ａが形成されていない部分のＹ方向の間隔は設
計基準寸法Ｆであり、同じくマージン部５ａが形成され
た部分のＹ方向の間隔はａ（＝Ｆ−２×ｃ＜Ｆ）となっ
ている。

【００３２】また、キャパシタの容量電極２ａのマージ
ン部５ａが形成された部分の下部には平面視で１辺の長
さが設計基準寸法Ｆの正方形状の容量コンタクト（セル
ノードコンタクト）１ａが形成されている。この容量コ
ンタクト１ａは平面視でＹ方向に夫々幅ｃのマージンを
有して配置されている。また、容量コンタクト１ａは格
子状に配列されている。即ち、本実施例のメモリセル４
ａにおいては、従来の第２の半導体記憶装置のメモリセ
ル１０４ｂと異なり、容量コンタクト１ａの中心に対し
容量電極２ａが点対称になるように配置されていない。

【００３３】更に、容量コンタクト１ａの下方にはＭＯ
Ｓ型トランジスタが設けられており、そのソース又はド
レイン領域となる第１拡散層３ａが容量コンタクト１ａ
の下部に形成されている。また、第１拡散層３ａに対応
する第２拡散層６ａが形成されており、この第２拡散層
６ａはＸ方向に隣接する２個のメモリセル４ａで共有と
なっている。即ち、トランジスタは２個のメモリセル４
ａの間に配置された第２拡散層６ａをソース又はドレイ
ン領域として共有する。

【００３４】また、ワード線（図示せず）がゲート電極
として第１拡散層３ａと第２拡散層６ａとの間に形成さ
れたチャネル形成領域上にゲート絶縁膜（図示せず）を
介して平行に延びるように設けられている。更に、ビッ
ト線（図示せず）がワード線に対して直交して延びるよ
うに一定の間隔をもって配置され、第２拡散層６ａと電
気的に接続されている。

【００３５】このように、半導体基板上に各メモリセル
４ａが構成され、このメモリセル４ａにおいては、その
容量電極２ａの中心を基準にして、Ｘ方向のピッチに対
するＹ方向のピッチが１／２となるように、格子状に配
列されてメモリセルアレイが構成されている。即ち、１
／２ピッチのメモリセルとなっている。

【００３６】このように構成された本発明に係る第１実
施例の半導体記憶装置のメモリセル４ａにおいては、隣
接する容量電極２ａ間の平面視において容量コンタクト
１ａ付近（間隔ａの近傍）のスペースＡは、従来技術の
ようなライン状ではなく、ラインが直交した十字状にな
っている。このため、従来技術のように容量コンタクト
付近のスペースがライン状である場合と比較して、リソ
グラフィ工程において、スペースＡの部分の光強度が相
対的に大きく、フォトレジストが反応し易い。即ち、フ
ォトレジストの残留が発生し難い。従って、本実施例の
ように、隣接する容量電極２ａのマージン部５ａが形成
された部分のＹ方向の間隔を設計基準寸法Ｆより小さい
間隔ａになるように構成しても、フォトレジストが解像
され、良好なパターニングを行うことができる。

【００３７】このため、容量電極パターン形成のために
ウェハ全面に成膜された導電膜がスペースＡに残留する
ことがなく、隣接する容量電極パターン間の短絡が発生
することを防止することができる。また、マージン部５
ａを設けることができるため、容量電極パターンの面積
を大きくすることができる。これにより、半導体記憶装
置の良品歩留まりを向上させると共に、メモリセル容量
を増大させることができる。

【００３８】図２は本発明の第２実施例に係る半導体記
憶装置のメモリセルアレイの容量電極パターンを示す模
式的平面図である。図２に示すように、本発明に係る第
２実施例の半導体記憶装置のメモリセルアレイにおいて
は、複数個のメモリセル４ｂが略格子状に配列されて構
成されている。このメモリセル４ｂには、セル容量部と
してキャパシタが設けられている。このメモリセル４ｂ
は第１実施例のメモリセル４ａと同様の構成であるが、
この容量電極２ａの長辺方向をＸ、その直交方向をＹ方
向とすると、メモリセル４ｂの向きがＹ方向において交
互に反転するように配置されて、メモリセルアレイが構
成されている。メモリセル４ｂの配置以外は第１実施例
と同様であり、説明を省略する。

【００３９】このように構成された本発明に係る第２実
施例の半導体記憶装置のメモリセル４ｂにおいては、隣
接する容量電極２ａ間の平面視において容量コンタクト
１ａ付近（間隔ａの近傍）のスペースＢは、従来技術の
ようなライン状ではなく、ラインがＴ字状に交差した形
状を有している。このため、第１実施例と同様に、リソ
グラフィ工程において、スペース部分の光強度が相対的
に大きく、フォトレジストが反応し易い。即ち、フォト
レジストの残留が発生し難い。

【００４０】このため、第１実施例と同様に、容量電極
パターン形成のためにウェハ全面に成膜された導電膜が
スペースＢに残留することがなく、隣接する容量電極パ
ターン間の短絡が発生することを防止することができ
る。また、容量電極パターンの面積を大きくすることが
できる。これにより、半導体記憶装置の良品歩留まりを
向上させると共に、メモリセル容量を増大させることが
できる。

【００４１】図３は本発明の第３実施例に係る半導体記
憶装置のメモリセルアレイの容量電極パターンを示す模
式的平面図である。図３に示すように、本発明に係る第
３実施例の半導体記憶装置のメモリセルアレイにおいて
は、複数個のメモリセル４ｃが略格子状に配列されて構
成されている。このメモリセル４ｃには、セル容量部と
してキャパシタが設けられている。このキャパシタの容
量電極２ｃは平面視で短辺の長さが（Ｆ＋２×ｃ）で、
長辺の長さは第２実施例と同じになっている。即ち、第
２実施例の容量電極２ａと比較して、マージン部５ｃが
端部だけではなく、長辺全域に形成されている。即ち、
マージン部５ｃの長さはｂより長くなっている。また、
キャパシタの形状以外は第２実施例と同様であり、説明
を省略する。

【００４２】このように構成された本発明に係る第３実
施例の半導体記憶装置のメモリセル４ｃにおいては、隣
接する容量電極２ｃ間の平面視において容量コンタクト
１ａ付近（間隔ａの近傍）のスペースＣは、従来技術の
ようなライン状ではなく、ラインがＴ字状に交差した形
状を有している。このため、第２実施例と同様に、リソ
グラフィ工程において、スペース部分の光強度が相対的
に大きく、フォトレジストが反応し易い。即ち、フォト
レジストの残留が発生し難い。

【００４３】このため、第２実施例と同様に、容量電極
パターン形成のためにウェハ全面に成膜された導電膜が
スペースＣに残留することがなく、隣接する容量電極パ
ターン間の短絡が発生することを防止することができ
る。また、容量電極パターンの面積を更に大きくするこ
とができる。これにより、半導体記憶装置の良品歩留ま
りを向上させると共に、メモリセル容量を更に増大させ
ることができる。

【００４４】

【発明の効果】以上詳述したように、本発明によれば、
容量電極パターン形成のためにウェハ全面に成膜された
導電膜が容量コンタクト付近のスペースに残留すること
がなく、隣接する容量電極パターン間の短絡が発生する
ことを防止することができる。また、スペースを小さく
してその代わりに容量電極パターンの面積を大きくする
ことができる。このため、半導体記憶装置の良品歩留ま
りを向上させると共に、メモリセル容量を増大させるこ
とができる。

【００４５】また、隣接する容量電極パターンのマージ
ン部が設けられた部分のワード線と平行な方向の間隔を
設計基準寸法より小さい間隔になるように構成しても、
フォトレジストが解像され、良好なパターニングを行う
ことができる。また、マージン部を設けることができる
ため、容量電極パターンの面積を大きくすることができ
る。このため、半導体記憶装置の良品歩留まりを向上さ
せると共に、メモリセル容量を増大させることができ
る。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体記憶装置のメ
モリセルアレイの容量電極パターンを示す模式的平面図
である。

【図２】本発明の第２実施例に係る半導体記憶装置のメ
モリセルアレイの容量電極パターンを示す模式的平面図
である。

【図３】本発明の第３実施例に係る半導体記憶装置のメ
モリセルアレイの容量電極パターンを示す模式的平面図
である。

【図４】従来の半導体記憶装置（ＤＲＡＭ）のメモリセ
ルアレイの容量電極パターンを示す模式的平面図であ
る。

【図５】従来の半導体記憶装置（ＤＲＡＭ）のメモリセ
ルアレイの容量電極パターンを示す模式的平面図であ
る。

【符号の説明】

１ａ、１０１ａ；容量コンタクト２ａ、２ｃ、１０２ａ、１０２ｂ；容量電極３ａ、１０３ａ；第１拡散層４ａ、４ｂ、４ｃ、１０４ａ、１０４ｂ；メモリセル５ａ、５ｃ、１０５ｂ；マージン部６ａ、１０６ａ；第２拡散層

Claims

(57)【特許請求の範囲】

【請求項１】全てのメモリセルに第１の拡散層、隣接
する２個のメモリセルに共有される第２の拡散層及びこ
の第１の拡散層と第２の拡散層との間に配置されるチャ
ネル形成領域が夫々形成され隣接する２個の第１の拡散
層は夫々共通の前記第２の拡散層を挟んで配置された半
導体基板と、前記半導体基板のチャネル形成領域上にゲ
ート絶縁膜を介して配置され夫々平行に延びるように形
成された複数本のワード線と、前記半導体基板上に前記
ワード線に対して直交して延びるように一定の間隔をも
って配置され前記第２の拡散層に接続された複数本のビ
ット線と、前記第１の拡散層上に形成され平面視で１辺
の長さが設計基準寸法と等しい正方形状を有し前記ワー
ド線と平行な方向に前記設計基準寸法と等しい間隔をも
って格子状に配置された複数個の容量コンタクトと、平
面視で短辺の長さが前記設計基準寸法である長方形の両
長辺部分にその端部から選択的に帯状のマージン部が設
けられたＴ字形状を有しこの長辺方向が前記ビット線と
平行になるように配置され対応する前記容量コンタクト
を介し前記第１の拡散層に接続された複数個の第１の容
量電極パターンと、この第１の容量電極パターンと隣接
し同形であって対応する前記容量コンタクトを介して前
記第１の拡散層に接続された複数個の第２の容量電極パ
ターンと、を有し、前記容量コンタクトは平面視でその
中心を基準として隣接する容量コンタクト間の前記ビッ
ト線と平行な方向のピッチに対し前記ワード線と平行な
方向のピッチが１／２であって、前記第１及び第２の容
量電極パターンのマージン部が設けられた領域に配置さ
れ、前記第１及び第２の前記容量電極パターンのマージ
ン部が形成されていない領域は前記ワード線と平行な方
向に前記設計基準寸法と等しい間隔をもって配置されて
いることを特徴とする半導体記憶装置。
【請求項２】全てのメモリセルに第１の拡散層、隣接
する２個のメモリセルに共有される第２の拡散層及びこ
の第１の拡散層と第２の拡散層との間に配置されるチャ
ネル形成領域が夫々形成され隣接する２個の第１の拡散
層は夫々共通の前記第２の拡散層を挟んで配置された半
導体基板と、前記半導体基板のチャネル形成領域上にゲ
ート絶縁膜を介して配置され夫々平行に延びるように形
成された複数本のワード線と、前記半導体基板上に前記
ワード線に対して直交して延びるように一定の間隔をも
って配置され前記第２の拡散層に接続された複数本のビ
ット線と、前記第１の拡散層上に形成され平面視で１辺
の長さが設計基準寸法と等しい正方形状を有し前記ワー
ド線と平行な方向に前記設計基準寸法と等しい間隔をも
って格子状に配置された複数個の容量コンタクトと、平
面視で短辺の長さが前記設計基準寸法である長方形の両
長辺部分全域に帯状のマージン部が設けられた長方形状
を有しこの長辺方向が前記ビット線と平行になるように
配置され対応する前記容量コンタクトを介し前記第１の
拡散層に接続された複数個の第１の容量電極パターン
と、この第１の容量電極パターンと隣接し同形であって
対応する前記容量コンタクトを介して前記第１の拡散層
に接続された複数個の第２の容量電極パターンと、を有
し、前記容量コンタクトは平面視でその中心を基準とし
て隣接する容量コンタクト間の前記ビット線と平行な方
向のピッチに対し前記ワード線と平行な方向のピッチが
１／２であって、前記第１及び第２の容量電極パターン
の中央以外の領域に配置されていることを特徴とする半
導体記憶装置。
【請求項３】前記ビット線に平行な方向に配列された
前記第１及び第２の容量電極パターンは夫々対応する前
記容量コンタクトに対し、平面視で同一の配置になるよ
うに設けられていることを特徴とする請求項１又は２に
記載の半導体記憶装置。
【請求項４】前記第１及び第２の容量電極パターンは
夫々隣接する前記ビット線と平行な方向に沿って配列さ
れ、前記ワード線と平行な方向に交互に逆向きとなるよ
うに配置されていることを特徴とする請求項３に記載の
半導体記憶装置。