KR100210629B1 - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

Info

Publication number
KR100210629B1
KR100210629B1 KR1019960053075A KR19960053075A KR100210629B1 KR 100210629 B1 KR100210629 B1 KR 100210629B1 KR 1019960053075 A KR1019960053075 A KR 1019960053075A KR 19960053075 A KR19960053075 A KR 19960053075A KR 100210629 B1 KR100210629 B1 KR 100210629B1
Authority
KR
South Korea
Prior art keywords
word lines
adjacent ones
adjacent
respect
intersections
Prior art date
Application number
KR1019960053075A
Other languages
English (en)
Inventor
히데미쯔 모리
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=17791695&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR100210629(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Application granted granted Critical
Publication of KR100210629B1 publication Critical patent/KR100210629B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Landscapes

  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

반도체 메모리 소자에 있어서, 반도체 기판(9)상에 서로 평행하게 워드선(2a)이 배열되어 있다. 소자 능동 영역(1) 각각은 워드선(2a) 중 인접한 두개를 소자 능동 영역(1) 각각과 워드선(2a) 중 인접한 두개 사이에 일정한 간격을 두고서 경사지게 교차하는 제1 경사 교차부(1a)를 갖는다. 비트선(4) 각각은 워드선 중 인접한 두개를 비트선(4) 각각과 워드선(2a) 중 인접한 두개 사이에 다른 일정한 간격을 두고서 제1 경사 방향에 대해 반대인 제2 경사 방향으로 경사지게 교차하는 제2 경사 교차부(4a)를 갖는다. 소자 능동 영역(1) 각각의 제1 경사 교차부(1a)의 제1 경사 방향은 모든 메모리 셀마다(또는 2개의 메모리 셀마다) 반전된다. 비트선(4) 각각의 제2 경사 교차부(4a)의 제2 경사 방향은 모든 메모리 셀마다(또는 2개의 메모리 셀마다) 반전된다.

Description

반도체 메모리 소자
본 발명은 반도체 메모리 소자에 관한 것으로 특히 다이나믹 랜덤 액세스 메모리(DRAM)에서의 메모리 셀 구성에 관한 것이다.
보다 미세한 구조의 DRAM 메모리 셀의 개발에 따라, 캐패시터의 충분한 기억 용량을 얻는 것이 곤란해지고 있다. 이러한 점에서, 캐패시터를 셀 구조의 최상부에 형성한 COB(캐패시터 오버 비트선) 구조가 널리 사용되고 있다. 이것은 상기 COB 구조를 이용하면 캐패시터 축적 전극의 전표면적을 증가시킬 수 있기 때문이다.
그러나, 통상적인 COB 구조의 DRAM에서는 후술되는 여러가지 문제점이 발생된다.
따라서, 본 발명의 목적은 이론값에 근사한 최소한의 메모리 셀 면적을 실현할 수 있는 오픈-비트선(open-bit line) COB 구조의 메모리 셀을 갖는 반도체 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 이하의 설명으로부터 명백해질 것이다.
본 발명에 따르면, 반도체 기판과, 반도체 기판상에 분리하여 형성된 소자 능동 영역과, 메모리 셀 쌍들의 매트릭스를 포함한 메모리 셀 어레이-이 메모리 셀 쌍들 각각은 소자 능동 영역 각각에 형성되며, 한 쌍의 메모리 셀들로 구성되며, 상기 한 쌍의 메모리 셀 각각은 전하 축적 캐패시터와, 소스 영역 및 드레인 영역 중 소정의 영역이 되는 제1 영역과 전하 축적 캐패시터에 접속되는 소스 및 드레인 영역 중 나머지 영역이 되는 제2 영역과 게이트 영역을 갖는 선택 MOS 트랜지스터를 포함함-와, 메모리 셀의 선택 MOS 트랜지스터의 게이트 영역에 접속되며 반도체 기판상에 서로 평행하게 배열된 워드선, 및 메모리 셀의 선택 MOS 트랜지스터의 제1 영역에 접속된 비트선을 포함하는 반도체 메모리 소자가 제공된다. 소자 능동 영역 각각은 워드선 중 인접한 2개를 소자 능동 영역 각각과 워드선 중 인접한 2개 사이에 일정한 간격을 두고서 제1 경사 방향으로 경사지게 교차하는 제1 경사 교차부를 갖는다. 비트선 각각은 워드선 중 인접한 2개를 비트선 각각과 워드선 중 인접한 2개 사이에 일정한 다른 간격을 두고서 제1 경사 방향에 대해 반대인 제2 경사 방향으로 경사지게 교차하는 제2 경사 교차부를 갖는다.
도 1a 내지 도 1h는 전형적인 COB 구조의 DRAM 제조 공정을 기술하는 단면도.
도 2는 종래의 반도체 메모리 소자의 메모리 셀 구성의 평면도.
도 3은 다른 종래의 반도체 메모리 소자의 메모리 셀 구성의 평면도.
도 4는 또다른 종래의 반도체 메모리 소자의 메모리 셀 구성의 평면도.
도 5는 도 3 또는 도 4에서 도시된 종래의 반도체 메모리 소자에서의 메모리 셀 영역 전체를 도시한 도면.
도 6a 및 도 6b는 도 3 또는 도 4에서 도시된 종래의 반도체 메모리 소자에서의 메모리 셀 영역 전체를 도시한 도면.
도 7은 도 6a 및 도 6b에서 도시된 메모리 셀 영역 전체에서 코너부를 확대한 도면.
도 8은 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 메모리 셀 구성의 평면도.
도 9는 본 발명의 제1 실시예에 있어서의 오픈-비트선 타입의 등가 회로에 대한 회로 다이어그램.
도 10은 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 메모리 셀 구성의 평면도.
도 11은 본 발명에서 메모리 셀의 크기를 축소시킨 구성을 기술하는 평면도.
도 12는 본 발명의 제3 실시예에 따른 반도체 메모리 소자의 메모리 셀 구성의 평면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 소자 능동 영역 2a : 워드선
2b : 더미 워드선 4 : 비트선
본 발명의 이해를 돕기 위해 우선, 도 1a 내지 도 1h를 참조하면서, COB 구조를 갖는 DRAM의 제조 공정에 대해 설명하기로 한다.
도 1a 내지 도 1h는 COB 구조를 갖는 DRAM의 제조 공정을 기술하는 단면도이다. 우선 도 1a를 참조해 보면, P-형 반도체 기판(9)상에 전형적인 국부 실리콘 산화(LOCOS) 등에 의해 필드 산화물막(10)을 형성시키고, 필드 산화물막(10)에 의해 경계되는 소자 능동 영역(1)상에 게이트 산화물막(11)을 형성시킨다. 그 후에, 전표면상에 폴리실리콘막 또는 텅스텐 실리사이드막 등의 도체막을 200㎚ 정도의 두께로 성장시킨 후 소정의 형상으로 패턴화시켜 게이트 영역으로서 기능하는 워드선(2a)을 형성한다. 소자 능동 영역(1)의 기판 내로 불순물을 도핑시켜 소스 영역(101) 및 드레인 영역(102)을 형성한다. 다음에, 전표면상에 인 또는 붕소 등의 불순물을 함유한 실리콘 산화물막과 같은 제1 층간 절연체막(12)을 300㎚ 정도의 두께로 성장시킨다.
다음에는, 도 1b에서 도시된 바와 같이, 전형적인 포토리소그래피 및 에칭을 이용하여 구멍(3)을 형성한다. 구멍(3)은 소자 능동 영역(1)의 소스 영역과 비트선(나중에 도시)을 접속시키는 기능을 한다.
도 1c에서 도시된 바와 같이, 전표면상에 인 등의 불순물을 함유한 폴리실리콘막을 600㎚ 정도의 두께로 성장시키고 에칭백(etch back)시켜 구멍(3) 내에 접촉층으로서의 제1 매립 도체층(13)을 형성한다.
도 1d에서 도시된 바와 같이, 전표면상에 텅스텐 실리사이드막 등의 도체층을 150㎚ 정도의 두께로 성장시키고 소정의 패턴으로 패턴화시켜 비트선(4)을 형성한다.
도 1e에서 도시된 바와 같이, 전표면상에 인 또는 붕소 등의 불순물을 함유한 실리콘 산화물막 등과 같은 제2 층간 절연체막(14)을 300㎚ 정도의 두께로 성장시킨다.
도 1f에서 도시된 바와 같이, 전형적인 포토리소그래피 및 에칭을 이용하여 구멍(5)을 형성한다. 구멍(5)은 소자 능동 영역(1)과 나중에 형성될 축적 노드 전극(11')을 접속시키는 기능을 갖는다.
도 1g에서 도시된 바와 같이, 전표면상에 인 등의 불순물을 함유한 폴리실리콘막을 600㎚ 정도의 두께로 성장시킨 후 소정의 형상으로 패턴화시켜 축적 노드 전극(11')을 형성한다. 축적 노드 전극(11')이 핀(fin) 형상이나 원통 형상 등과 같은 3차원 구조를 가지면, 캐패시터의 축적 용량은 더욱 증가될 수 있다.
도 1h에서 도시된 바와 같이, 전표면상에 실리콘 질화물막 등의 캐패시터 절연체막(16)을 6㎚ 정도의 두께로 성장시킨다. 전표면상에 인 등의 불순물을 함유한 폴리실리콘막을 150㎚ 정도의 두께로 성장시킨 후 소정의 형상으로 패턴화시켜 플레이트 전극(17)을 형성한다. 이와 같이 하여, DRAM 메모리 셀이 완성된다.
도 1a 내지 도 1h에서는 설명 및 도시를 간략히 하기 위해 필드 산화물막(10)으로 경계되어진 각각의 소자 능동 영역(1)상에 단일의 메모리 셀을 형성하였다. 단일 메모리 셀은 전하 축적 캐패시터(16 및 17)와 선택 MOS 트랜지스터(101, 102, 11 및 2a)를 포함한다. 다음의 기술에서는 각각의 소자 능동 영역(1)상에 메모리 셀 쌍으로서 한 쌍의 메모리 셀들이 형성되는 경우에 대하여 설명하고자 한다.
상술된 COB 구조에 있어서는, 노드 전극(11')과 소자 능동 영역(1)을 접속시키는 구멍(5)을 비트선(4)이 형성된 후에 비트선(4)상에 형성시켰다. 따라서, 구멍(5)은 이미 형성되어 있는 워드선(2a) 및 비트선(4)을 피할 수 있도록 형성되어져야 한다.
한편, DRAM 메모리 셀의 구성은 주로 폴드-비트선 타입 및 오픈-비트선 타입으로 분류되어지는 각종 방식으로 이루어지는데, 이들 타입간의 차이는 센스 증폭기에 접속되어진 2개 비트선이 한 측에 배열되는가 또는 대향측에 배열되는가에 있다. 셀 내의 각 층은 선 폭과 선 간격에 있어서 최소 크기 F를 갖는 것으로 가정한다. 이러한 경우, 오픈-비트선 타입의 경우에는 이론적으로 최소한의 메모리 셀 면적은 6F2와 동일하다. 그러나, 오픈-비트선 셀의 경우에, 구멍(5)을 각각의 도체선을 피하는 위치에 형성시키기 위해서는 고도의 기술을 필요로 한다. 상세히 기술하자면, 이러한 기술에는 임의 층의 경사 배치와 확산층을 볼록 형상으로 형성하는 것이 포함된다. 도 2에서는 소자 능동 영역(1)이 워드선(2a) 및 비트선(4)에 대해 경사지게 배치되는 한 방법(T. Eimori씨와 그외 공동인에 의한 1993년 IEDM Tech. Dig., p611을 참조)에 대해 도시되어 있다. 그러나, 소자 능동 영역(1)이 경사지게 배치되어 있으므로, 최소한의 메모리 셀 면적이라도 선 폭 및 선 간격이 최소한 F와 동일한 것을 만족시키기 위해서는 이론값보다 상당히 커진다. 상세히 설명하자면, 최소한의 메모리 셀 면적은 워드선이 약 2F 피치이고 비트선측이 약 3.5F 피치인 약 7F2정도이다.
한편, 매우 소규모인 셀 면적을 달성하기 위한 한 방법으로서는, 도3(K. Shibahara씨와 그외 공동인에 의한 1994년 IEDM Tech. Dig., p639 참조) 및 도 4(일본 공개 특허 공보 279055/1992 참조)에서 도시된 바와 같이, 비트선(4)을 워드선(2a)에 대해 경사 방향으로 배치시키는 것이 제안되어 있다. 도 3의 경우에 있어서는 메모리 셀을 메모리 셀 면적이 6F2와 동일하도록 배열시킬 수 있다. 여기서 주목해야 하는 것은, 도 3 및 도 4의 경우, 메모리 셀 영역(18)은 비트선(4)이 경사져 있으므로 도 5에서 도시된 바와 같이 전체적으로 평행사변형으로 되어 있다는 것이다. 그 결과, 메모리 셀 영역(18)상하에 면적 손실 부분(19)이 발생한다. 면적 손실 부분(19)을 최소화시키기 위하여, 도 6a 및 도 6b에서 도시된 폴드 구조가 제안되어 있다. 폴드 구조는 셀 어레이를 워드선의 방향에 대해 대칭인 이중의 미니(mini)-어레이로 분할하여 이들을 접속부를 통해 접속시킴으로써 실현된다. 경사-비트선 셀의 경우에, 최소한의 셀 크기는 상기 면적 손실 부분(19)을 포함하여 약 6.3F2정도이다.
종래 기술에 있어서의 제1 문제점은 도 3 및 도 4에서 도시된 바와 같은 경사-비트선 셀의 경우 포토리소그래피시에 패턴 결함이 자주 발생한다는 것이다. 상술하자면, 도 6a 및 도 6b에서 도시된 바와 같이, 메모리 셀 영역(18)은 메모리 셀이 불연속되어지는 비트선 폴딩부(20)와, 주변에 어떠한 셀도 배치되어 있지 않은 공백인 부분이 많게 되는 코너부(21)를 포함한다. 광 빔 노출을 이용하는 포토리소그래피의 경우, 메모리 셀이 불연속이거나 그 주변에 셀이 거의 없는 부분은 나머지 다른 부분에 비해 패턴이 두껍게 되거나 또는 얇게 되는 패턴 결함이 발생하기 쉽다. 1G, 4G 또는 보다 큰 규모의 DRAM에서는, 광 빔 노광은 한계에 달하여 그 대신에 전자 빔 노광을 사용하는 것이 기대된다. 현 상태에서는, 전자 빔 노광은 동시성 블럭 노광부(22)와 가변 성형 노광부(23)의 결합으로 행해진다. 동시성 블럭 노광이란, 통상의 광 빔 노광과 동일하게 특정의 마스크상에 전자 빔을 조사시켜 노광을 행하는 기술이다. 현재 이러한 마스크는 셀 영역이 수개밖에 되지 않는 크기를 갖는다. 반면에, 가변 성형 노광이란 소정의 데이타에 따라 전자 빔에 의해 직접 기록하는 기술이다. 경사 오픈-비트선 셀의 경우, 메모리 셀 영역은 반드시 코너부(21)를 갖는다. 코너부(21)는 가변 성형 노광을 사용하여 노광되어진다. 이 경우, 동시성 블럭 노광부(22)와 가변 성형 노광부(23) 사이의 경계에서 오정렬 또는 치수 오차가 자주 발생된다.
종래 기술에 있어서의 제2 문제점은 도 2에서 도시된 바와 같은 경사 확산층을 갖는 셀의 경우에 셀 면적이 증대한다는 것이다. 상술하자면, 상기 패턴 결함은 메모리 셀이 셀 영역단까지 연속적으로 형성되어 있기 때문에 장방형을 갖는 메모리 셀 영역에서는 발생하기가 어렵다. 그러나, 메모리 셀 영역 전체를 통상의 장방형으로 만들기 위해서는 종래 기술에 있어서의 메모리 셀은 도 2에서 도시된 형상을 갖는다. 따라서, 메모리 셀 영역 전체가 장방형을 갖더라도, 메모리 셀 영역은 최소한 이론값보다 훨씬 큰 7F2가 된다.
본 발명은 포토리소그래피시에 패턴 결함을 방지시킬 수 있는 오픈-비트선 타입의 COB 구조의 메모리 셀을 갖는 반도체 메모리 소자를 제공한다.
본 발명은 또한 이론값 6F2에 근사한, 최소한 6.1F2정도로 작은 오픈-비트선 메모리 셀을 갖는 반도체 메모리 소자를 제공한다.
지금부터, 도면을 참조하면서 본 발명의 여러 실시예에 관해 기술하기로 한다.
도 8은 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 메모리 셀 구성의 평면을 도시한 것이다. 예시 편의상, 도 8의 우측 상부에서는 소자 능동 영역(1)을 생략하였으며 우측 하부에서는 비트선(4)을 생략하엿다. 층들간의 구별을 용이하게 하기 위해, 도 1의 워드선(2a)과 더미 워드선(2b)을 선 폭을 약간 작게 하고 선 간격을 약간 크게 하면서 도시하였지만, 선 폭 및 선 간격 모두는 최소 크기 F와 동일하다. 이 실시예에 따른 메모리 셀 구성은 소자 능동 영역(1) 및 비트선(4)이 워드선(2a) 및 더미 워드선(2b)과 서로 반대인 경사 방향으로 교차하는 부분을 포함한다. 경사 방향은 모든 셀마다 교대로 반전된다. 도 8에서는 소자 능동 영역(1) 및 비트선(4)의 선 폭 및 선 간격이 약간 크게 도시되어 있지만, 이들은 모두 최소 크기 F와 동일하다. 이론적으로는, 셀 면적은 도면에서 보여지는 것보다 작게 만들 수 있다. 모든 워드선 중 세개마다 1개는 더미 워드선(2b)이다. 더미 워드선(2b)은, 예를 들어, 노드 전극과 각각의 소자 능동 영역을 접속시키는 구멍(5)이 자기 정합(self-matching)에 의해 형성되는 경우에 적용된다. 그러나, 더미 워드선(2b)은 셀 트랜지스터의 워드선으로서는 기능하지 않으므로 트랜지스터 동작 목적상 생략할 수 있다. 상기 오픈-비트선 메모리 셀의 등가 회로를 도 9에서 도시하고 있다. 도 9로부터 더미 워드선(2b)이 메모리 셀 데이타의 판독 동작과는 무관하다는 것을 알 수 있다.
도 10은 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 메모리 셀 구성의 평면을 도시한 것이다. 도 8에서와 같이, 소자 능동 영역(1) 및 비트선(4)은 서로 반대로 경사 방향으로 연장되어 있다. 경사 방향은 두개 셀마다 교대로 반전된다. 도 8 및 도 10에서 이러한 경사선의 각도에 대해 기술될 것이다. 셀 면적은 소자 능동 영역(1) 및 비트선(4)이 동일한 각도로 역으로 경사질 때 최소화된다. 특히, 도 11에서 도시된 구성에서 최대한의 최소 크기가 얻어진다. 상술하자면, 비트선(4)은 F가 최소 크기를 나타내는 6F마다 역으로 경사진다. 이러한 경우, 최소 셀 면적은 소자 능동 영역(1), 모든 워드선(2a 및 2b), 및 비트선(4)의 선 폭 및 선 간격이 최소 크기 F를 만족시키는 약 6.085F2와 동일하다.
도 12는 본 발명의 제3 실시예에 따른 반도체 메모리 소자의 메모리 셀 구성에 대한 평면을 도시한 것이다. 이 경우, 소자 능동 영역(1) 및 비트선(4)은 워드선 부근의 제한된 부분에서 모든 워드선(2a 및 2b)에 대해 경사져 있다. 나머지 부분은 워드선과 수직인 직선으로 형성되어 있다. 상기 구성에 있어서, 구멍(3 및 5)이 형성되는 면적의 대부분은 모든 워드선(2a 및 2b) 및 비트선(4)이 서로 수직으로 교차하는 직선부에 대응한다. 따라서, 상기 메모리 셀 구성은 구멍이 자기 정합으로 형성되는 경우에 적합하다.
도 8 및 도 9를 요약하자면, 본 발명의 제1 실시예에 따른 반도체 메모리 소자는 소자 능동 영역(1)(도 8)과 도 9에서 도시된 메모리 셀 어레이를 포함한다. 소자 능동 영역(1)은 반도체 기판(9)상에 분리하여 형성된다(도 1a).
도 9에서, 메모리 셀 어레이는 메모리 셀 쌍들의 매트릭스를 포함한다. 메모리 셀 쌍들의 각 쌍은 각각의 소자 능동 영역(1)상에 형성되며 한 쌍의 메모리 셀들을 포함한다. 메모리 셀 각각은 전하 축적 캐패시터(7)와, 게이트 영역과 제1 및 제2 영역을 갖는 선택 MOS 트랜지스터(6)를 포함한다. 제1 영역은 소스와 드레인 영역(101 및 102)(도 1a) 중 소정의 한 영역이다. 제2 영역은 전하 축적 캐패시터(7)에 접속된 소스와 드레인 영역(101 및 102) 중 나머지 한 영역이다. 워드선(2a)은 메모리 셀들의 선택 MOS 트랜지스터(6)의 게이트 영역에 접속된다. 비트선(4)은 메모리 셀들의 선택 MOS 트랜지스터(6)의 제1 영역에 접속된다.
도 8에서, 워드선(2a)은 반도체 기판(9)상에 서로 평행으로 배열되어 있다. 각각의 소자 능동 영역(1)은 워드선(2a) 중 인접한 2개를 각각의 소자 능동 영역(1)과 워드선(2) 중 인접한 2개 사이에 일정한 간격을 두고서 제1 경사 방향으로 경사지게 교차하는 제1 경사 교차부(1a)를 갖는다.
각각의 비트선(4)은 워드선(2a) 중 인접한 2개를 각각의 비트선(4)과 워드선(2a) 중 인접한 2개 사이에 다른 일정한 간격을 두고서 제1 경사 방향에 대해 반대인 제2 경사 방향으로 경사지게 교차하는 제2 경사 교차부(4a)를 갖는다.
소자 능동 영역(1) 각각의 제1 경사 교차부(1a)의 제1 경사 방향은 모든 메모리 셀마다 반전된다. 비트선(4) 각각의 제2 경사 교차부(4a)의 제2 경사 방향은 모든 메모리 셀마다 반전되어진다.
소자 능동 영역(1) 각각의 제1 경사 교차부(1a) 중 하나는 워드선(2a)의 인접한 2개 중 하나를 워드선(2a)의 인접한 2개 중 상기 하나에 대해 소정의 각도로 반시계 방향으로 경사지게 교차한다. 소자 능동 영역(1) 각각의 제1 경사 교차부(1a)중 나머지 하나는 워드선(2a)의 인접한 2개 중 나머지 하나를 워드선(2a)의 인접한 2개 중 나머지 하나에 대해 소정의 각도로 시계 방향으로 경사지게 교차한다.
비트선(4) 각각의 제2 경사 교차부(4a) 중 하나는 워드선(2a)의 인접한 2개 중 상기 하나를 워드선(2a)의 인접한 2개 중 상기 하나에 대해 소정의 각도로 시계 방향으로 경사지게 교차한다. 비트선(4) 각각의 제2 경사 교차부(4a) 중 나머지 하나는 워드선(2a)의 인접한 2개 중 나머지 하나를 워드선(2a)의 인접한 2개 중 나머지 하나에 대해 소정의 각도로 반시계 방향으로 경사지게 교차한다.
도 10 및 도 12를 요약해 보면, 본 발명의 제2 및 제3 실시예에 따른 반도체 메모리 소자 각각은, 소자 능동 영역(1) 각각의 제1 경사 교차부(1a)의 제1 경사 방향이 모든 메모리 셀 쌍(즉, 2개의 메모리 셀)마다 반전되며, 비트선(4) 각각의 제2 경사 교차부(4a)의 제2 경사 방향이 모든 메모리 셀 쌍마다 반전되어지는 것을 제외하고는 본 발명의 제1 실시예에 따른 반도체 메모리 소자와 동일하다.
소자 능동 영역(1) 각각의 제1 경사 교차부(1a) 중 하나는 워드선(2a)의 인접한 2개 중 하나를 워드선(2a)의 인접한 2개 중 상기 하나에 대해 소정의 각도로 반시계 방향으로 경사지게 교차한다. 소자 능동 영역(1) 각각의 제1 경사 교차부(1a) 중 나머지 하나는 워드선(2a)의 인접한 2개 중 나머지 하나를 워드선(2a)의 인접한 2개 중 나머지 하나에 대해 소정의 각도로 반시계 방향으로 경사지게 교차한다.
비트선(4) 각각의 제2 경사 교차부(4a) 중 하나는 워드선(2a)의 인접한 2개 중 상기 하나를 워드선(2a)의 인접한 2개 중 상기 하나에 대해 소정의 각도로 시계 방향으로 경사지게 교차한다. 비트선(4) 각각의 제2 경사 교차부(4a) 중 나머지 하나는 워드선(2a)의 인접한 2개 중 나머지 하나를 워드선(2a)의 인접한 2개 중 나머지 하나에 대해 소정의 각도로 시계 방향으로 경사지게 교차한다.
도 1a 내지 도 1h에서 참조 부호(16 및 17)로 도시된 바와 같이, 메모리 셀 각각의 전하 축적 캐패시터(7)는 반도체 기판(9)에서 워드선(2a)과 비트선(4)보다 멀리 떨어져 형성될 수 있다.
본 발명의 제1 효과는 소규모 메모리 셀 면적을 6F2의 이론값에 근사한, 최소한 약 6.1F2정도로 실현할 수 있다는 것이다. 이러한 이유는 다음과 같다. 본 발명에 의하면, 메모리 셀 구성은 소자 능동 영역 및 비트선이 워드선에 대해 역으로 경사지는 부분을 포함한다. 그러므로, 확산층만이 경사져 있는 경우에 비교하면 이들 경사선의 각도를 워드선에 대해 직각과 거의 동일하게 할 수 있다.
본 발명의 제2 효과는 광 빔 노광의 경우에 포토리소그래피시에 메모리 셀이 불연속하며 주변 셀의 개수가 적은 부분에서 패턴 결함이 발생하는 것을 방지시킬 수 있다는 것이다. 전자 빔 노광의 경우에는, 동시성 블럭 노광부와 가변 성형 노광부 사이의 경계부에서의 오정렬 또는 치수 오차가 방지된다. 이러한 이유는 다음과 같다. 본 발명에 따르면, 비트선은 워드선에 대해 교대로 역방향으로 경사져 있는 일련의 경사부로 형성된다. 그러므로, 메모리 셀 영역 전체를 연속 형태 및 장방형으로 구성할 수 있다.

Claims (10)

  1. 반도체 메모리 소자에 있어서,
    반도체 기판과,
    상기 반도체 기판상에 분리되어 형성된 소자 능동 영역과,
    메모리 셀 쌍들의 매트릭스를 포함하는 메모리 셀 어레이-상기 메모리 셀 쌍들의 각 쌍은 상기 각각의 소자 능동 영역상에 형성되며 한 쌍의 메모리 셀들을 포함하며 상기 한 쌍의 메모리 셀 각각은 전하 축적 캐패시터 및 게이트 영역과 제1 및 제2 영역을 갖는 선택 MOS 트랜지스터를 포함하며, 상기 제1 영역은 소스 영역과 드레인 영역 중 소정의 한 영역이며, 상기 제2 영역은 상기 전하 축적 캐패시터에 접속되는 상기 소스 영역 및 상기 드레인 영역 중 나머지 영역임-와,
    상기 메모리 셀들의 선택 MOS 트랜지스터의 상기 게이트 영역에 접속되며 상기 반도체 기판상에 서로 평행으로 배열되어 있는 워드선과,
    상기 메모리 셀들의 선택 MOS 트랜지스터의 상기 제1 영역에 접속된 비트선을 포함하며,
    상기 소자 능동 영역 각각은 상기 워드선 중 인접한 2개를 상기 소자 능동 영역 각각과 상기 워드선 중 상기 인접한 2개 사이에 일정한 간격을 두고서 제1 경사 방향으로 경사지게 교차하는 제1 경사 교차부를 가지며,
    상기 비트선 각각은 상기 워드선 중 상기 인접한 2개를 상기 비트선 각각과 상기 워드선 중 상기 인접한 2개 사이에 일정한 다른 간격을 두고서 상기 제1 경사 방향에 대해 반대인 제2 경사 방향으로 경사지게 교차하는 제2 경사 교차부를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 소자 능동 영역 각각의 제1 경사 교차부의 상기 제1 경사 방향은 모든 메모리 셀마다 반전되어지며,
    상기 비트선 각각의 제2 경사 교차부의 상기 제2 경사 방향은 모든 메모리 셀마다 반전되어지는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 소자 능동 영역 각각의 상기 제1 경사 교차부 중 하나는 상기 워드선 중 상기 인접한 2개 중 하나를 상기 워드선 중 인접한 2개 중 상기 하나에 대해 소정의 각도로 반시계 방향으로 경사지게 교차하며, 상기 소자 능동 영역 각각의 상기 제1 경사 교차부 중 나머지 교차부는 상기 워드선 중 상기 인접한 2개 중 나머지 하나를 상기 워드선의 인접한 2개 중 상기 나머지 하나에 대해 상기 소정의 각도로 시계 방향으로 경사지게 교차하며,
    상기 비트선 각각의 상기 제2 경사 교차부 중 하나는 상기 워드선의 인접한 2개 중 상기 하나를 상기 워드선의 인접한 2개 중 상기 하나에 대해 상기 소정의 각도로 상기 시계 방향으로 경사지게 교차하며, 상기 비트선 각각의 상기 제2 경사 교차부 중 나머지 교차부는 상기 워드선의 인접한 2개 중 상기 나머지 하나를 상기 워드선의 인접한 2개 중 상기 나머지 하나에 대해 상기 소정의 각도로 상기 반시계 방향으로 경사지게 교차하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 소자 능동 영역 각각의 상기 제1 경사 교차부의 상기 제1 경사 방향은 모든 메모리 셀 쌍마다 반전되어지며,
    상기 비트선 각각의 상기 제2 경사 교차부의 상기 제2 경사 방향은 모든 메모리 셀 쌍마다 반전되어지는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제3항에 있어서,
    상기 소자 능동 영역 각각의 상기 제1 경사 교차부 중 하나는 상기 워드선 중 상기 인접한 2개 중 하나를 상기 워드선 중 인접한 2개 중 상기 하나에 대해 소정의 각도로 반시계 방향으로 경사지게 교차하며, 상기 소자 능동 영역 각각의 상기 제1 경사 교차부 중 나머지 교차부는 상기 워드선 중 상기 인접한 2개 중 나머지 하나를 상기 워드선의 인접한 2개 중 상기 나머지 하나에 대해 상기 소정의 각도로 상기 반시계 방향으로 경사지게 교차하며,
    상기 비트선 각각의 상기 제2 경사 교차부 중 하나는 상기 워드선의 인접한 2개 중 상기 하나를 상기 워드선의 인접한 2개 중 상기 하나에 대해 상기 소정의 각도로 상기 시계 방향으로 경사지게 교차하며, 상기 비트선 각각의 상기 제2 경사 교차부 중 나머지 교차부는 상기 워드선의 인접한 2개 중 상기 나머지 하나를 상기 워드선의 인접한 2개 중 상기 나머지 하나에 대해 상기 소정의 각도로 상기 시계 방향으로 경사지게 교차하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 메모리 셀 각각의 전하 축적 캐패시터는 상기 반도체 기판에서 상기 워드선 및 상기 비트선보다 멀리 떨어져 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 소자 능동 영역 각각의 제1 경사 교차부의 상기 제1 경사 방향은 모든 메모리 셀마다 반전되어지며,
    상기 비트선 각각의 제2 경사 교차부의 상기 제2 경사 방향은 모든 메모리 셀마다 반전되어지는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 소자 능동 영역 각각의 상기 제1 경사 교차부 중 하나는 상기 워드선 중 상기 인접한 2개 중 하나를 상기 워드선의 인접한 2개 중 상기 하나에 대해 소정의 각도로 반시계 방향으로 경사지게 교차하며, 상기 소자 능동 영역 각각의 상기 제1 경사 교차부 중 나머지 교차부는 상기 워드선 중 상기 인접한 2개 중 나머지 하나를 상기 워드선의 인접한 2개 중 상기 나머지 하나에 대해 상기 소정의 각도로 시계 방향으로 경사지게 교차하며,
    상기 비트선 각각의 상기 제2 경사 교차부 중 하나는 상기 워드선의 인접한 2개 중 상기 하나를 상기 워드선의 인접한 2개 중 상기 하나에 대해 상기 소정의 각도로 상기 시계 방향으로 경사지게 교차하며, 상기 비트선 각각의 상기 제2 경사 교차부 중 나머지 교차부는 상기 워드선의 인접한 2개 중 상기 나머지 하나를 상기 워드선의 인접한 2개 중 상기 나머지 하나에 대해 상기 소정의 각도로 상기 반시계 방향으로 경사지게 교차하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제6항에 있어서,
    상기 소자 능동 영역 각각의 제1 경사 교차부의 상기 제1 경사 방향은 모든 메모리 셀 쌍마다 반전되어지며,
    상기 비트선 각각의 제2 경사 교차부의 상기 제2 경사 방향은 모든 메모리 셀 쌍마다 반전되어지는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 소자 능동 영역 각각의 상기 제1 경사 교차부 중 하나는 상기 워드선 중 상기 인접한 2개 중 하나를 상기 워드선의 인접한 2개 중 상기 하나에 대해 소정의 각도로 반시계 방향으로 경사지게 교차하며, 상기 소자 능동 영역 각각의 상기 제1 경사 교차부 중 나머지 교차부는 상기 워드선의 상기 인접한 2개 중 나머지 하나를 상기 워드선의 인접한 2개 중 상기 나머지 하나에 대해 상기 소정의 각도로 상기 반시계 방향으로 경사지게 교차하며,
    상기 비트선 각각의 상기 제2 경사 교차부 중 하나는 상기 워드선의 인접한 2개 중 상기 하나를 상기 워드선의 인접한 2개 중 상기 하나에 대해 소정의 각도로 상기 시계 방향으로 경사지게 교차하며, 상기 비트선 각각의 상기 제2 경사 교차부 중 나머지 교차부는 상기 워드선의 인접한 2개 중 상기 나머지 하나를 상기 워드선의 인접한 2개 중 상기 나머지 하나에 대해 상기 소정의 각도로 상기 시계 방향으로 경사지게 교차하는 것을 특징으로 하는 반도체 메모리 소자.
KR1019960053075A 1995-11-10 1996-11-09 반도체 메모리 소자 KR100210629B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP95-293198 1995-11-10
JP7293198A JP2803712B2 (ja) 1995-11-10 1995-11-10 半導体記憶装置

Publications (1)

Publication Number Publication Date
KR100210629B1 true KR100210629B1 (ko) 1999-07-15

Family

ID=17791695

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960053075A KR100210629B1 (ko) 1995-11-10 1996-11-09 반도체 메모리 소자

Country Status (3)

Country Link
US (1) US5838036A (ko)
JP (1) JP2803712B2 (ko)
KR (1) KR100210629B1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255685B1 (en) * 1996-11-22 2001-07-03 Sony Corporation Semiconductor device and method of manufacturing the same
US6025221A (en) * 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US5864496A (en) * 1997-09-29 1999-01-26 Siemens Aktiengesellschaft High density semiconductor memory having diagonal bit lines and dual word lines
KR100325471B1 (ko) * 1999-04-15 2002-03-04 박종섭 디램의 제조 방법
DE19936862C1 (de) * 1999-08-05 2001-01-25 Siemens Ag Kontaktierung von Metalleiterbahnen eines integrierten Halbleiterchips
DE19948571A1 (de) 1999-10-08 2001-04-19 Infineon Technologies Ag Speicheranordnung
TW503396B (en) 1999-12-03 2002-09-21 Hitachi Ltd Semiconductor device
US6586281B1 (en) * 2000-10-31 2003-07-01 Lucent Technologies Inc. Variable rotational assignment of interconnect levels in integrated circuit fabrication
US6498063B1 (en) * 2001-10-12 2002-12-24 Micron Technology, Inc. Even nucleation between silicon and oxide surfaces for thin silicon nitride film growth
JP2003273245A (ja) * 2002-03-15 2003-09-26 Hitachi Ltd 半導体記憶装置
KR20090090597A (ko) * 2008-02-21 2009-08-26 삼성전자주식회사 강유전체 메모리 소자 및 그 제조 방법
JP5665266B2 (ja) * 2008-08-07 2015-02-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
US8294188B2 (en) * 2008-10-16 2012-10-23 Qimonda Ag 4 F2 memory cell array
KR101325188B1 (ko) * 2012-04-09 2013-11-20 이화여자대학교 산학협력단 자기 저항 메모리
TWI488288B (zh) 2012-11-07 2015-06-11 Inotera Memories Inc 半導體佈局結構
KR102037063B1 (ko) * 2013-03-15 2019-11-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2015084270A (ja) * 2014-12-09 2015-04-30 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5374576A (en) * 1988-12-21 1994-12-20 Hitachi, Ltd. Method of fabricating stacked capacitor cell memory devices
JP2777896B2 (ja) * 1989-01-20 1998-07-23 富士通株式会社 半導体記憶装置
JPH04279055A (ja) * 1991-01-08 1992-10-05 Nec Corp 半導体メモリ
JPH05218349A (ja) * 1992-02-04 1993-08-27 Sony Corp 半導体記憶装置
JP3241106B2 (ja) * 1992-07-17 2001-12-25 株式会社東芝 ダイナミック型半導体記憶装置及びその製造方法
JP3302796B2 (ja) * 1992-09-22 2002-07-15 株式会社東芝 半導体記憶装置
JP2884962B2 (ja) * 1992-10-30 1999-04-19 日本電気株式会社 半導体メモリ
KR100307602B1 (ko) * 1993-08-30 2001-12-15 가나이 쓰도무 반도체집적회로장치및그제조방법

Also Published As

Publication number Publication date
US5838036A (en) 1998-11-17
JP2803712B2 (ja) 1998-09-24
JPH09135004A (ja) 1997-05-20

Similar Documents

Publication Publication Date Title
US6005296A (en) Layout for SRAM structure
KR100210629B1 (ko) 반도체 메모리 소자
US5578847A (en) Dynamic semiconductor memory device with higher density bit line/word line layout
US8422274B2 (en) Semiconductor storage device and method of fabricating the same
US5753526A (en) Manufacturing process of a semiconductor memory device including a trench capacitor and a surrounding gate transistor
US7375390B2 (en) Semiconductor memory device having high electrical performance and mask and photolithography friendliness
US7250335B2 (en) Methods of fabricating integrated circuit devices including self-aligned contacts with increased alignment margin
US20080035976A1 (en) Semiconductor device having box-shaped cylindrical storage nodes and fabrication method thereof
US7259065B2 (en) Method of forming trench in semiconductor device
JPH07169856A (ja) 半導体装置
US5406103A (en) Semiconductor memory device with stacked capacitor above bit lines
KR0157189B1 (ko) 반도체 기억장치 및 그 제조방법
US5937290A (en) Method of manufacturing semiconductor integrated circuit devices using phase shifting mask
US6166408A (en) Hexagonally symmetric integrated circuit cell
KR100330716B1 (ko) 도전층 패턴과 그 하부 콘택홀 간의 얼라인먼트 마진을개선할수 있는 반도체 장치의 패턴 레이아웃 구조
KR100207505B1 (ko) 반도체 메모리장치 및 그 제조방법
KR0168340B1 (ko) 반도체 장치의 커패시터 제조방법
KR940009610B1 (ko) 고집적 반도체 메모리장치의 커패시터 제조방법
JP2000183298A (ja) 半導体記憶装置
KR20010060441A (ko) 고집적 반도체 메모리 장치 및 그 제조방법
KR19990070753A (ko) 트렌치형 얼라인 키를 갖는 반도체 장치 및 그 제조 방법
KR19990026694A (ko) 반도체 메모리 셀용 캐패시터 제조 방법
KR20060040235A (ko) 콘택 레이아웃 방법, 이를 이용하여 반도체소자를제조하는 방법 및 이를 이용하여 제조된 반도체소자

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020418

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee