TWI488288B - 半導體佈局結構 - Google Patents

半導體佈局結構 Download PDF

Info

Publication number
TWI488288B
TWI488288B TW101141313A TW101141313A TWI488288B TW I488288 B TWI488288 B TW I488288B TW 101141313 A TW101141313 A TW 101141313A TW 101141313 A TW101141313 A TW 101141313A TW I488288 B TWI488288 B TW I488288B
Authority
TW
Taiwan
Prior art keywords
substrate
parallel
degrees
layout structure
semiconductor layout
Prior art date
Application number
TW101141313A
Other languages
English (en)
Other versions
TW201419016A (zh
Inventor
Tzung Han Lee
Chung Yuan Lee
Original Assignee
Inotera Memories Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Inotera Memories Inc filed Critical Inotera Memories Inc
Priority to TW101141313A priority Critical patent/TWI488288B/zh
Priority to US13/831,907 priority patent/US8772838B2/en
Publication of TW201419016A publication Critical patent/TW201419016A/zh
Application granted granted Critical
Publication of TWI488288B publication Critical patent/TWI488288B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Ceramic Engineering (AREA)

Description

半導體佈局結構
本發明大致上係關於一種半導體佈局結構。特定言之，本發明係指一種半導體佈局結構，其包含兩組既不平行又不垂直之淺溝渠隔離，而藉此實質上增加主動區域的面積。
在半導體佈局結構中，主動區域容納了閘極、源極以及汲極，是半導體元件中的核心區域。由於閘極、源極以及汲極分別需要接觸插塞(contact plugs)向上穿過層間介電層與其他之電路電連接，所以閘極、源極以及汲極接觸面積的大小，便會直接影響後續所建立的接觸插塞對準閘極、源極以及汲極蝕刻製程的製程裕度(process window)，以及接觸插塞的接觸電阻。但是，目前業界並沒有可以解決這種問題的半導體佈局結構。
所以還需要一種新穎的半導體佈局結構，可以有秩序地(in working order)增加主動區域的面積、而實質上增加閘極、源極以及汲極的面積，又有利於增加蝕刻製程的製程裕度，以及有效降低接觸插塞的接觸電阻。
本發明於是提出一種新穎的半導體佈局結構，經由安排兩組既不平行又不垂直的淺溝渠隔離的特殊排列，可以有秩序地增加主動區域的面積、而增加閘極、源極以及汲極的面積，於是有利於增加蝕刻製程的製程裕度，以及有效降低接觸插塞的接觸電阻。
本發明首先提出一種半導體佈局結構，包含基材、複數條主動區塊、複數條第一淺溝渠隔離、複數條第二淺溝渠隔離。複數條主動區塊位於基材上，彼此平行並沿著第一方向延伸。複數條第一淺溝渠隔離位於基材上，彼此平行並分別位於複數條主動區塊之間。複數條第二淺溝渠隔離位於基材上，切穿複數條主動區塊並沿著第二方向延伸，而且第一方向與第二方向間之夾角介於1度至53度之間。
在本發明一實施方式中，半導體佈局結構，更包含位於基材上、彼此平行並沿著第三方向延伸之複數條字元線。其中第一方向與第三方向間之夾角介於30度至60度之間。
在本發明另一實施方式中，半導體佈局結構，更包含位於基材上、彼此平行、分別位於複數條第二淺溝渠隔離間並沿著第二方向延伸之複數條位元線接觸。複數條位元線接觸分別將複數條主動區塊分成與複數條位元線接觸重疊之閘極區，以及位於閘極區兩側之源極區以及汲極區。
在本發明另一實施方式中，半導體佈局結構，更包含位於基材上、同時彼此平行之複數條位元線。複數條字元線與複數條位元線彼此實質上互相垂直。
在本發明另一實施方式中，複數條字元線與複數條位元線之夾角介於85度至95度之間。
本發明其次提出另一種半導體佈局結構。本發明之半導體佈局結構，包含基材、複數條主動區塊、複數條第一淺溝渠隔離、複數條第二淺溝渠隔離、複數條位元線、複數條位元線接觸、複數條字元線、複數個電容區域以及複數個間隔(gap)。複數條主動區塊位於基材上、彼此平行並沿著第一方向延伸。複數條第一淺溝渠隔離位於基材上，彼此平行並分別位於複數條主動區塊之間。複數條第二淺溝渠隔離位於基材上、切穿複數條主動區塊，而使得複數條主動區塊成為彼此電絕緣之複數個主動區域，並沿著第二方向延伸。第一方向與第二方向間之夾角介於1度至53度之間。複數條字元線位於基材上、彼此平行並沿著第三方向延伸。第一方向與第三方向間之夾角介於30度至60度之間。複數條位元線接觸位於基材上、彼此平行、分別位於複數條第二淺溝渠隔離之間並沿著第二方向延伸。複數條位元線接觸分別將複數條主動區域分成與複數條位元線接觸重疊之閘極區，以及位於閘極區兩側之源極區以及汲極區。複數條位元線位於基材上同時彼此平行。複數條字元線與複數條位元線彼此實質上互相垂直。複數個電容區域與複數個間隔，交錯排列位於複數條主動區塊中。複數個電容區域與複數條第二淺溝渠隔離以及複數條字元線重疊，而且複數條位元線接觸則與複數個間隔重疊。
在本發明一實施方式中，複數條字元線與複數條位元線之夾角介於85度至95度之間。
本發明提供一種新穎的半導體佈局結構。經由安排兩組既不平行又不垂直的淺溝渠隔離，可以有秩序地增加位於其間主動區域的面積，所以可以有效地增加閘極、源極以及汲極的面積。這樣一來，既可以有利於增加蝕刻製程的製程裕度，又可以有效降低接觸插塞的接觸電阻。
第1圖至第6圖繪示本發明半導體佈局結構的示意圖，並逐漸增加不同的元件。首先，請參考第1圖，第1圖先繪示半導體佈局結構中的基礎元件。在第1圖中所繪示的半導體佈局結構100裏，位於基材101上的複數條第一淺溝渠隔離110以及複數條主動區塊120，一起沿著第一方向105延伸。複數條第一淺溝渠隔離110與複數條主動區塊120彼此平行並交錯排列。複數條第一淺溝渠隔離110之間相隔一適當距離，並且複數條主動區塊120之間也相隔一適當距離。複數條主動區塊120又被淺溝渠隔離所完全包圍。複數條主動區塊120即因為相鄰之第一淺溝渠隔離110，而與相鄰之其他複數條主動區塊120電絕緣。可以使用傳統之製程來製作複數條第一淺溝渠隔離110。
形成複數條第一淺溝渠隔離110的步驟，可以參考如下之方法。首先，使用硬遮罩(圖未示)在基材101中蝕刻 出複數個用來形成淺溝渠隔離的溝渠(圖未示)。隨後，將絕緣材料(圖未示)填入先前所形成之溝渠(圖未示)中，並於平坦化移除多餘之絕緣材料(圖未示)後再移除硬遮罩(圖未示)，就可以得到複數條第一淺溝渠隔離110。
其次，請參考第2圖，在第2圖中又增加了複數條第二淺溝渠隔離130。複數條彼此平行的第二淺溝渠隔離130亦位於基材101上、之間相隔一適當距離，同時切穿了複數條主動區塊120並沿著第二方向106延伸。第一方向105與第二方向106彼此既不平行亦不垂直。複數條第二淺溝渠隔離130切穿了複數條主動區塊120，而使得複數條主動區塊120成為獨立、而且彼此電性絕緣的島狀(island-like)複數個主動區域121。每個主動區域121中即具有源極、汲極與位於源極和汲極間之閘極。為了簡化圖示之緣故，在第2圖中並未標出源極、汲極和閘極。形成複數條第二淺溝渠隔離130的步驟，可以參考如前述之方法。
本發明的特徵之一在於：第一淺溝渠隔離110的第一方向105與第二淺溝渠隔離130的第二方向106，彼此間既不平行亦不垂直，而具有特定之夾角，使得複數個主動區域121對於第二淺溝渠隔離130也是既不平行亦不垂直。例如，第一方向105與第二方向106間之夾角介於1度至53度之間，較佳者，選擇第一方向105與第二方向106間之適當夾角，使得複數個主動區域121有足夠大的面積。
一方面，當第一方向105與第二方向106間之夾角較 小時，可以增加複數個主動區域121的面積。另一方面，當第一方向105與第二方向106間之夾角較大時，則會減小複數個主動區域121的面積。因此，可以選擇適當之夾角，來獲得足夠大之複數個主動區域121的面積。
請參考第3圖，在本發明一實施方式中，半導體佈局結構100，更包含位於基材101上、彼此平行並沿著第三方向107延伸之複數條字元線140。第一方向105與第三方向107間之夾角可以被第二方向106所大致平分，例如第一方向105與第三方向107間之夾角大約介於30度至60度之間。
請參考第4圖，在本發明另一實施方式中，半導體佈局結構100，更包含位於基材上101、彼此平行、分別位於複數條第二淺溝渠隔離130間、並沿著第二方向106所延伸之複數條位元線接觸150。位於複數條第二淺溝渠隔離130間之複數條位元線接觸150，會分別將所對應的複數條主動區塊120的複數個主動區域121，分成與複數條位元線接觸150重疊之閘極區122，以及位於閘極區122兩側之源極區123/汲極區124，或是源極區124/汲極區123。由於第一方向105與第二方向106間之特定夾角，閘極區122、源極區123與汲極區124會具有相對於第一方向105垂直於第二方向106時較大(gained)之面積。
請參考第5圖，在本發明另一實施方式中，半導體佈局結構100，更包含位於基材101上、同時彼此平行之複數條位元線160。複數條字元線140與複數條位元線160彼此 實質上互相垂直。例如，在本發明一實施方式中，複數條字元線與複數條位元線之夾角可以是介於85度至95度之間。
本發明於是又提出另一種半導體佈局結構100。請參考第6圖，本發明之半導體佈局結構100，除了上述之元件外，又包含複數個視情況需要(optional)之電容區域170以及複數個間隔171(gap)。複數個電容區域170與複數個間隔171，交錯排列並一起位於複數條主動區塊120的主動區域121中。複數個電容區域170可能會與複數條第二淺溝渠隔離130以及複數條字元線140重疊。另外，複數條位元線接觸150則與複數個相鄰之間隔171重疊。僅為了簡化圖示之原因，第6圖中並未標出複數條主動區塊120的複數個主動區域121、閘極區122、源極區123與汲極區124。關於複數條主動區塊120的複數個主動區域121、閘極區122、源極區123與汲極區124，請參考第6圖。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧半導體佈局結構
101‧‧‧基材
105‧‧‧第一方向
106‧‧‧第二方向
107‧‧‧第三方向
110‧‧‧第一淺溝渠隔離
120‧‧‧主動區塊
121‧‧‧主動區域
130‧‧‧第二淺溝渠隔離
140‧‧‧字元線
150‧‧‧位元線接觸
160‧‧‧位元線
170‧‧‧電容區域
171‧‧‧間隔
第1圖至第6圖繪示本發明半導體佈局結構中逐漸增加不同元件的示意圖。
100‧‧‧半導體佈局結構
101‧‧‧基材
105‧‧‧第一方向
106‧‧‧第二方向
110‧‧‧第一淺溝渠隔離
121‧‧‧主動區域
130‧‧‧第二淺溝渠隔離

Claims (7)

  1. 一種半導體佈局結構，包含：一基材；複數條主動區塊，位於該基材上、彼此平行並沿著一第一方向延伸；複數條第一淺溝渠隔離，位於該基材上、彼此平行並分別位於該複數條主動區塊之間；以及複數條第二淺溝渠隔離，位於該基材上、切穿該複數條主動區塊並沿著一第二方向延伸，其中該第一方向與該第二方向間之夾角介於1度至53度之間。
  2. 如請求項1之半導體佈局結構，更包含：複數條字元線，位於該基材上、彼此平行並沿著一第三方向延伸，其中該第一方向與該第三方向間之夾角介於30度至60度之間。
  3. 如請求項1之半導體佈局結構，更包含：複數條位元線接觸，位於該基材上、彼此平行、分別位於該複數條第二淺溝渠隔離之間並沿著該第二方向延伸，其中該複數條位元線接觸分別將該複數條主動區塊分成與該複數條位元線接觸重疊之一閘極區，以及位於該閘極區兩側之一源極區以及一汲極區。
  4. 如請求項1之半導體佈局結構，更包含： 複數條位元線，位於該基材上同時彼此平行，其中該複數條字元線與該複數條位元線彼此實質上互相垂直。
  5. 如請求項4之半導體佈局結構，其中該複數條字元線與該複數條位元線之夾角介於85度至95度之間。
  6. 一種半導體佈局結構，包含：一基材；複數條主動區塊，位於該基材上、彼此平行並沿著一第一方向延伸；複數條第一淺溝渠隔離，位於該基材上、彼此平行並分別位於該複數條主動區塊之間；複數條第二淺溝渠隔離，位於該基材上、切穿該複數條主動區塊而使得該複數條主動區塊成為彼此電絕緣之複數個主動區域、並沿著一第二方向延伸，其中該第一方向與該第二方向間之夾角介於1度至53度之間；複數條字元線，位於該基材上、彼此平行並沿著一第三方向延伸，其中該第一方向與該第三方向間之夾角介於30度至60度之間；複數條位元線接觸，位於該基材上、彼此平行、分別位於該複數條第二淺溝渠隔離之間並沿著該第二方向延伸，其中該複數條位元線接觸分別將該複數條主動區域分成與該複數條位元線接觸重疊之一閘極區，以及位於該閘極區兩側之一源極區以及一汲極區； 複數條位元線，位於該基材上同時彼此平行，其中該複數條字元線與該複數條位元線彼此實質上互相垂直；以及複數個電容區域與複數個間隔(gap)，交錯排列位於該複數條主動區塊中，其中該複數個電容區域與該複數條第二淺溝渠隔離以及該複數條字元線重疊，而且該複數條位元線接觸與該複數個間隔重疊。
  7. 如請求項6之半導體佈局結構，其中該複數條字元線與該複數條位元線之夾角介於85度至95度之間。
TW101141313A 2012-11-07 2012-11-07 半導體佈局結構 TWI488288B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW101141313A TWI488288B (zh) 2012-11-07 2012-11-07 半導體佈局結構
US13/831,907 US8772838B2 (en) 2012-11-07 2013-03-15 Semiconductor layout structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101141313A TWI488288B (zh) 2012-11-07 2012-11-07 半導體佈局結構

Publications (2)

Publication Number Publication Date
TW201419016A TW201419016A (zh) 2014-05-16
TWI488288B true TWI488288B (zh) 2015-06-11

Family

ID=50621558

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101141313A TWI488288B (zh) 2012-11-07 2012-11-07 半導體佈局結構

Country Status (2)

Country Link
US (1) US8772838B2 (zh)
TW (1) TWI488288B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI642141B (zh) * 2016-05-19 2018-11-21 台灣積體電路製造股份有限公司 佈局方法以及半導體結構
US10177133B2 (en) 2014-05-16 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain contact having height below gate stack

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239500B1 (en) * 1999-02-05 2001-05-29 Fujitsu Limited Semiconductor device with common bit contact area
US20080054322A1 (en) * 2006-08-30 2008-03-06 Macronix International Co., Ltd. Memory and manufacturing method thereof
US20100123114A1 (en) * 2008-11-18 2010-05-20 Elpida Memory, Inc. Nonvolatile memory device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5298775A (en) * 1990-02-26 1994-03-29 Nec Corporation Semiconductor memory device having stacked-type capacitor of large capacitance
JP2803712B2 (ja) 1995-11-10 1998-09-24 日本電気株式会社 半導体記憶装置
JP4627977B2 (ja) * 2003-10-14 2011-02-09 ルネサスエレクトロニクス株式会社 半導体装置
US7457154B2 (en) 2004-03-15 2008-11-25 Applied Intellectual Properties Co., Ltd. High density memory array system
US7072210B2 (en) 2004-04-26 2006-07-04 Applied Intellectual Properties Co., Ltd. Memory array
JP2005340356A (ja) * 2004-05-25 2005-12-08 Hitachi Ltd 半導体記憶装置
KR100574981B1 (ko) * 2004-05-31 2006-05-02 삼성전자주식회사 트랜지스터의 리세스 채널을 위한 트렌치를 형성하는 방법및 이를 위한 레이아웃
US7323746B2 (en) * 2004-09-14 2008-01-29 Samsung Electronics Co., Ltd. Recess gate-type semiconductor device and method of manufacturing the same
KR100752644B1 (ko) 2005-04-12 2007-08-29 삼성전자주식회사 반도체 소자의 셀영역 레이아웃 및 이를 이용한 콘택패드제조방법
JP5694625B2 (ja) * 2006-04-13 2015-04-01 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
US7423300B2 (en) * 2006-05-24 2008-09-09 Macronix International Co., Ltd. Single-mask phase change memory element
US20080035956A1 (en) * 2006-08-14 2008-02-14 Micron Technology, Inc. Memory device with non-orthogonal word and bit lines
JP2008091703A (ja) 2006-10-03 2008-04-17 Toshiba Corp 半導体記憶装置
US7642572B2 (en) * 2007-04-13 2010-01-05 Qimonda Ag Integrated circuit having a memory cell array and method of forming an integrated circuit
KR100898394B1 (ko) * 2007-04-27 2009-05-21 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
KR101450254B1 (ko) * 2008-07-09 2014-10-13 삼성전자주식회사 증가된 정전 용량을 갖는 스토리지 노드를 포함하는 반도체메모리 소자
US7759704B2 (en) * 2008-10-16 2010-07-20 Qimonda Ag Memory cell array comprising wiggled bit lines
TWI462275B (zh) * 2011-11-14 2014-11-21 Inotera Memories Inc 記憶體結構

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239500B1 (en) * 1999-02-05 2001-05-29 Fujitsu Limited Semiconductor device with common bit contact area
US20080054322A1 (en) * 2006-08-30 2008-03-06 Macronix International Co., Ltd. Memory and manufacturing method thereof
US20100123114A1 (en) * 2008-11-18 2010-05-20 Elpida Memory, Inc. Nonvolatile memory device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10177133B2 (en) 2014-05-16 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain contact having height below gate stack
US10833061B2 (en) 2014-05-16 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain contact having height below gate stack
US11581300B2 (en) 2014-05-16 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain contact having height below gate stack
US11862623B2 (en) 2014-05-16 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain contact having height below gate stack
TWI642141B (zh) * 2016-05-19 2018-11-21 台灣積體電路製造股份有限公司 佈局方法以及半導體結構

Also Published As

Publication number Publication date
TW201419016A (zh) 2014-05-16
US8772838B2 (en) 2014-07-08
US20140124844A1 (en) 2014-05-08

Similar Documents

Publication Publication Date Title
US9613967B1 (en) Memory device and method of fabricating the same
US9859432B2 (en) Semiconductor devices having spacer protection pattern
US20150348987A1 (en) Semiconductor device including different orientations of memory cell array and peripheral circuit transistors
TW200707654A (en) Method for fabricating a memory cell arrangement with a folded bit line arrangement, and corresponding memory cell arrangement with a folded bit line arrangement
US11843001B2 (en) Devices including stacked nanosheet transistors
JP4901898B2 (ja) 半導体装置の製造方法
JP2012199381A (ja) 半導体装置およびその製造方法
TW200633142A (en) Non-volatile memory and fabricating method thereof
KR20160116217A (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
TW201931519A (zh) 電晶體元件和半導體佈局結構
TW201511232A (zh) 半導體裝置及半導體裝置之製造方法
KR20090106106A (ko) 반도체 메모리 소자 및 그 제조 방법
TWI488288B (zh) 半導體佈局結構
KR20120068435A (ko) 수직 채널 트랜지스터를 구비하는 반도체 장치
TW201507013A (zh) 半導體裝置之製造方法
US9269618B2 (en) Semiconductor device and method for manufacturing the same
KR100846393B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
KR101060868B1 (ko) 불휘발성 메모리 소자 및 그 제조방법
US10985262B2 (en) Semiconductor structure and manufacturing method thereof
TWI414051B (zh) 半導體結構及其製造方法
CN110197788B (zh) 栅极凹槽的形成方法
US20150069485A1 (en) Semiconductor device and method of manufacturing the same
TWI627749B (zh) 半導體結構與半導體圖案結構
US9269768B2 (en) Insulation wall between transistors on SOI
KR20050028514A (ko) 모스 트랜지스터의 게이트를 갖는 반도체 소자 및 그형성방법