TWI414051B - 半導體結構及其製造方法 - Google Patents

Description

半導體結構及其製造方法

本發明係有關於半導體結構及其製造方法，特別係有關於高壓半導體裝置及其製造方法。

在近幾十年間，半導體業界持續縮小半導體結構的尺寸，並同時改善速率、效能、密度及積體電路的單位成本。在一般提升裝置耐壓程度的方法中，舉例來說，係利用單一個光罩在漂移區上形成表面輪廓相同而深度範圍不同的場板區域。然而，這種技術對裝置阻抗的降低與開啟電流的提升程度仍有限。

本發明係有關於半導體結構及其製造方法。半導體結構在摻雜電極之間具有摻雜條紋與摻雜頂區。摻雜條紋互相分開。摻雜頂區位於摻雜條紋上，並延伸於摻雜條紋之間的區域上。因此能降低半導體結構的開啟阻抗，提升開啟電流與效能，且不影響半導體結構耐壓程度。

提供一種半導體結構。半導體結構包括一第一摻雜井、一第一摻雜電極、一第二摻雜電極、多數個摻雜條紋與一摻雜頂區。摻雜條紋位於第一摻雜電極與第二摻雜電極之間的第一摻雜井上。摻雜條紋係互相分開。摻雜頂區位於摻雜條紋上，並延伸於摻雜條紋之間的第一摻雜井上。第一摻雜井與摻雜頂區具有一第一導電型。摻雜頂區的摻雜濃度係大於第一摻雜井的摻雜濃度。摻雜條紋具有相反於第一導電型的一第二導電型。

提供一種半導體結構的製造方法。方法包括以下步驟。形成多數個摻雜條紋於一第一摻雜井上。摻雜條紋係互相分開。形成一摻雜頂區於摻雜條紋上，並延伸於摻雜條紋之間的第一摻雜井上。形成一第一摻雜電極與一第二摻雜電極，分別位於摻雜頂區之相對側上的第一摻雜井上。第一摻雜井與摻雜頂區具有一第一導電型。摻雜條紋具有相反於第一導電型的一第二導電型。

下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

第1圖至第3圖繪示根據一實施例之半導體結構的上視圖。第4圖與第5圖繪示根據一實施例之半導體結構的剖面圖。第6圖與第7圖繪示根據另一實施例之半導體結構的剖面圖。第8圖繪示一實施例之半導體結構的I-V曲線。第9圖至第11圖繪示根據另一實施例之半導體結構的上視圖。

請參照第4圖，半導體結構包括基底2。第一摻雜井4位於基底2上。第二摻雜井6位於第一摻雜井4上。摻雜條紋8位於第一摻雜井4上。摻雜頂區10位於摻雜條紋8上。第一摻雜電極12位於第一摻雜井4上。第二摻雜電極14位於第二摻雜井6上。第三摻雜電極16位於第二摻雜井6上。第三摻雜井18位於基底2上。第四摻雜電極20位於第三摻雜井18上。介電結構22位於基底2上。閘極結構24位於第二摻雜電極14與介電結構22之間的第二摻雜井6上，並延伸至介電結構22上。層間介電層26位於基底2上。導電層28填充層間介電層26的開口並電性連接於第一摻雜電極12、第二摻雜電極14、第三摻雜電極16、第四摻雜電極20與閘極結構24。

第5圖的半導體結構與第4圖的半導體結構的差異在於，第5圖的半導體結構係省略摻雜條紋8。於一實施例中，第4圖所示之半導體結構係沿第3圖之AA’線段繪製出。第5圖所示之半導體結構係沿第3圖之BB’線段繪製出。第3圖為第1圖與第2圖之半導體結構以虛線圍住之部分的放大圖。第3圖繪示半導體結構之摻雜條紋8、摻雜頂區10、第一摻雜電極12、第二摻雜電極14、第三摻雜電極16與第四摻雜電極20。第1圖係省略第3圖中的摻雜頂區10。第2圖係省略第3圖中的摻雜條紋8。

請參照第4圖，於一實施例中，第一摻雜井4、摻雜頂區10、第一摻雜電極12與第二摻雜電極14係具有第一導電型。基底2、第二摻雜井6、摻雜條紋8、第三摻雜電極16、第三摻雜井18與第四摻雜電極20係具有相反於第一導電型的第二導電型。舉例來說，第一導電型可為N型，第二導電型可為P型。於其他實施例中，第一導電型可為P型，第二導電型可為N型。於一實施例中，半導體結構為金屬氧化半導體(MOS)，例如NMOS或PMOS。第一摻雜電極12可作為汲極。第二摻雜電極14可作為源極。於另一實施例中，第一摻雜電極12與第二摻雜電極14係具有相反的導電類型。舉例來說，第一摻雜電極12具有P導電型，第二摻雜電極14具有N導電型。此例之半導體結構可為絕緣閘雙極性電晶體(IGBT)。如第6圖與第7圖所示之半導體結構可為二極體。

請參照第3圖，摻雜條紋8係互相分開。於實施例中，摻雜條紋8的寬度W係0.2um至20um。摻雜條紋8之間的間距D係0.2um至20um。請參照第3圖至第5圖，摻雜頂區10係位於摻雜條紋8上，並延伸於摻雜條紋8之間的第一摻雜井4上。於實施例中，使用摻雜頂區10能幫助摻雜條紋8的空乏效率與程度，因此能降低裝置的開啟阻抗，提升開啟電流與效能，且不影饗裝置耐壓程度。面積大的摻雜頂區10也能增加汲極區的(N型)摻雜濃度，而降低汲極區表面的電阻。實施例中半導體結構可應用於高壓、超高壓的MOS、IGBT與二極體。請參照第8圖，相較於一般的半導體結構，實施例中半導體結構(超高壓橫向擴散金屬氧化半導體(LDMOS))汲極端的開啟阻抗可降低約15%，電流提升約17.5%。此外，實施例中半導體結構的崩潰電壓係維持在700 V以上。

半導體結構亦可具有如第9圖至第11圖所示之佈局。第11圖為第9圖與第10圖之半導體結構以虛線圍住之部分的放大圖。第11圖繪示半導體結構之摻雜條紋108、摻雜頂區110、第一摻雜電極112、第二摻雜電極114、第三摻雜電極116與第四摻雜電極120。第9圖係省略第11圖中的摻雜頂區110。第10圖係省略第11圖中的摻雜條紋108。

第12A圖至第19B圖繪示根據一實施例之半導體結構的製程。標記為A的圖係繪示半導體結構中，摻雜頂區位於摻雜條紋上之部分的剖面圖，例如第3圖之AA’線段的剖面圖。標記為B的圖係繪示半導體結構中，摻雜頂區延伸於摻雜條紋之間的第一摻雜井上之部分的剖面圖，例如第3圖之BB’線段的剖面圖。

請參照第12A圖與第12B圖，提供一基底202例如塊矽或絕緣層上覆矽(SOI)。第一摻雜井204形成於基底202上。第二摻雜井206形成於第一摻雜井204上。第三摻雜井218形成於基底202上。於一實施例中，第二摻雜井206與第三摻雜井218係利用相同光罩同時形成。請參照第12A圖，摻雜條紋208可形成於第一摻雜井204上。

請參照第13A圖與第13B圖，形成摻雜頂區210於摻雜條紋208上與第一摻雜井204上。於實施例中，用以形成摻雜頂區210的光罩係不同於用以形成摻雜條紋208的光罩。

請參照第14A圖與第14B圖，形成介電結構222於基底202上。介電結構222並不限於如第14A圖與第14B圖所示的場氧化物，也可包括淺溝槽隔離。

請參照第15A圖與第15B圖，可形成閘極結構224於第一摻雜井204與第二摻雜井206上，並延伸至介電結構222上。閘極結構224可包括閘介電層、閘電極層與間隙壁。閘電極層形成於閘介電層上。間隙壁形成於閘介電層與閘電極層的相對側壁上。於一實施例中，在形成閘介電層之間，係在基底202的表面上形成犧牲氧化物(SAC oxide)，然後移除犧牲氧化物，以得到助益形成品質良好的閘介電層。閘電極層可包括多晶矽與形成於多晶矽上的金屬矽化物例如矽化鎢。間隙壁可包括二氧化矽例如四乙氧基矽烷(Tetraethoxy silane;TEOS)。

請參照第16A圖與第16B圖，形成第一摻雜電極212於第一摻雜井204上。形成第二摻雜電極214於第二摻雜井206上。於一實施例中，第一摻雜電極212與第二摻雜電極214係重摻雜的。請參照第17A圖與第17B圖，形成第三摻雜電極216於第二摻雜井206上。形成第四摻雜電極220於第三摻雜井218上。於一實施例中，第三摻雜電極216與第四摻雜電極220係重摻雜的。請參照第18A圖與第18B圖，形成層間介電層226於基底202上。請參照第19A圖與第19B圖，以導電層228填充層間介電層226的開口。導電層228可包括金屬。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

2、202．．．基底

4、204．．．第一摻雜井

6、206．．．第二摻雜井

8、108、208．．．摻雜條紋

10、110、210．．．摻雜頂區

12、112、212．．．第一摻雜電極

14、114、214．．．第二摻雜電極

16、116、216．．．第三摻雜電極

18、218．．．第三摻雜井

20、120、220．．．第四摻雜電極

22、222．．．介電結構

24、224．．．閘極結構

26、226．．．層問介電層

28、228．．．導電層

第1圖繪示根據一實施例之半導體結構的上視圖。

第2圖繪示根據一實施例之半導體結構的上視圖。

第3圖繪示根據一實施例之半導體結構的上視圖。

第4圖繪示根據一實施例之半導體結構的剖面圖。

第5圖繪示根據一實施例之半導體結構的剖面圖。

第6圖繪示根據一實施例之半導體結構的剖面圖。

第7圖繪示根據一實施例之半導體結構的剖面圖。

第8圖繪示一實施例之半導體結構的I-V曲線。

第9圖繪示根據一實施例之半導體結構的上視圖。

第10圖繪示根據一實施例之半導體結構的上視圖。

第11圖繪示根據一實施例之半導體結構的上視圖。

第12A圖至第19B圖繪示根據一實施例之半導體結構的製程。

8．．．摻雜條紋

10．．．摻雜頂區

12．．．第一摻雜電極

14．．．第二摻雜電極

16．．．第三摻雜電極

20．．．第四摻雜電極

W．．．摻雜條紋的寬度

D．．．摻雜條紋之間的間距

Claims (10)

1. 一種半導體結構，包括：一第一摻雜井；一第一摻雜電極；一第二摻雜電極；多數個摻雜條紋，位於該第一摻雜電極與該第二摻雜電極之間的該第一摻雜井上，其中該些摻雜條紋係互相分開；以及一摻雜頂區，位於該些摻雜條紋上，並延伸於該些摻雜條紋之間的該第一摻雜井上，其中，該第一摻雜井與該摻雜頂區具有一第一導電型，該些摻雜條紋具有相反於該第一導電型的一第二導電型。
2. 如申請專利範圍第1項所述之半導體結構，更包括：一介電結構，位於該摻雜頂區上；一第二摻雜井，位於該第一摻雜井與該第二摻雜電極之間；以及一閘極結構，位於該第二摻雜電極與該介電結構之間的該第二摻雜井上，並延伸至該介電結構上。
3. 如申請專利範圍第1項所述之半導體結構，其中該些摻雜條紋各個的寬度係0.2um至20um。
4. 如申請專利範圍第1項所述之半導體結構，其中該些摻雜條紋之間的間距係0.2um至20um。
5. 如申請專利範圍第1項所述之半導體結構，其中該第一摻雜電極與該第二摻雜電極係具有相反的導電類型。
6. 如申請專利範圍第1項所述之半導體結構，其中該第一摻雜電極與該第二摻雜電極係具有該第一導電型。
7. 一種半導體結構的製造方法，包括：形成多數個摻雜條紋於一第一摻雜井上，其中該些摻雜條紋係互相分開；形成一摻雜頂區於該些摻雜條紋上，並延伸於該些摻雜條紋之間的該第一摻雜井上；以及形成一第一摻雜電極與一第二摻雜電極，分別位於該摻雜頂區之相對側上的該第一摻雜井上，其中，該第一摻雜井與該摻雜頂區具有一第一導電型，該些摻雜條紋具有相反於該第一導電型的一第二導電型。
8. 如申請專利範圍第7項所述之半導體結構的製造方法，其中該些摻雜條紋各個的寬度係0.2um至20um，該些摻雜條紋之間的間距係0.2um至20um。
9. 如申請專利範圍第7項所述之半導體結構的製造方法，其中該第一摻雜電極與該第二摻雜電極係具有相反的導電類型。
10. 如申請專利範圍第7項所述之半導體結構的製造方法，其中該第一摻雜電極與該第二摻雜電極係具有該第一導電型。