CN111162124B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：基底，基底内形成有相邻的阱区和漂移区；栅极结构，位于阱区和漂移区交界处的基底上；源区，位于栅极结构一侧的阱区内；体区，位于阱区内，且体区位于源区远离栅极结构的一侧；漏区，位于栅极结构另一侧的漂移区内；第一接触孔插塞，位于基底上，且与体区、源区或者栅极结构电连接；第一金属层，位于第一接触孔插塞上且与第一接触孔插塞电连接，第一金属层向漏区方向延伸。增加了加载电位的导体面积，因此，使第一金属层与漂移区之间的电场线分布均匀，使得漂移区中的电场强度峰值数量增加，且产生电场强度峰值的位置在漂移区中分布较均匀，半导体结构不易发生击穿，提高了半导体结构的电源击穿电压。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在功率集成电路的发展中，为了将功率开关以及控制电路整合在一起，用于制作单片集成电路的横向二次扩散金属氧化物半导体(lateral doublediffusion MOS，LDMOS)制程，为一主流趋势。LDMOS制程是于半导体基板的表面进行平面扩散(planar diffusion)以便形成横向的主要电流路径，由于LDMOS是以典型的IC制程所制造，因此控制电路与LDMOS可以整合在一个单片电源IC上，LDMOS制程采用表面电场缩减(reduced surfaceelectric field，RESURE)技术与低厚度外延(BPI)或N型阱区(N-well)，可以达到高电压与低导通阻抗的目标。
LDMOS器件为近似于传统FET器件的一种场效应晶体管器件(FET)，包括在半导体衬底中形成被沟道区域所分隔开来的源/漏极区域，并且在沟道区域上方形成栅电极，然而，LDMOS器件与传统FET器件不同的是传统的FET器件中源/漏极区域分别位于栅电极两侧，且以栅电极相对称，而LDMOS器件中的漏极区域比源极区域更远离栅电极，并且漏极区域还形成于用以分隔开沟道区域与漏极区域的掺杂阱(具有与漏极区域相同极性)中。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例还提供一种半导体结构，包括：基底，所述基底内形成有相邻的阱区和漂移区；栅极结构，位于所述阱区和漂移区交界处的基底上；源区，位于所述栅极结构一侧的阱区内；体区，位于所述阱区内，且所述体区位于所述源区远离所述栅极结构的一侧；漏区，位于所述栅极结构另一侧的漂移区内；第一接触孔插塞，位于所述基底上，且与所述体区、源区或者栅极结构电连接；第一金属层，位于所述第一接触孔插塞上且与所述第一接触孔插塞电连接，所述第一金属层向所述漏区方向延伸。
相应的，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底内形成有相邻接的阱区和漂移区；在所述阱区和漂移区交界处的基底上形成栅极结构；在所述栅极结构一侧的所述阱区内形成源区和体区，所述体区位于所述源区远离所述栅极结构的一侧；在所述栅极结构另一侧的所述漂移区内形成漏区；在所述体区、源区或者栅极结构上形成第一接触孔插塞；在所述第一接触孔插塞上形成与所述第一接触孔插塞电连接的第一金属层，所述第一金属层向所述漏区方向延伸。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所述第一金属层与所述第一接触孔插塞的电连接，所述第一接触孔插塞的另一端与所述体区、源区或者栅极结构电连接，所述第一金属层与所述体区、源区、或者栅极结构电位相同，因此漂移区与所述体区、源区、或者栅极结构存在电位差。因为所述第一金属层向漏区延伸，增加了加载电位的导体面积，因此，使所述第一金属层与所述漂移区之间的电场线分布均匀，使得漂移区中的电场强度峰值数量增加，且产生电场强度峰值的位置在漂移区中分布较为均匀，从而使漂移区中碰撞离化强度降低，所述半导体结构不易发生击穿，因此提高了所述半导体结构的电源击穿电压。
可选方案中，所述第二金属层与第一金属层电连接，因此，所述第二金属层和第一金属层电位相同，所述第二金属层与所述漂移区之间存在电位差，因为所述第二金属层向漏区延伸，所述第二金属层位于所述第一金属层上，且所述第二金属层在所述基底上的投影覆盖所述第一金属层在所述基底上的投影，所述第二金属层延伸出所述第一金属层的部分增加了加载电位的导体面积，使得所述第二金属层上，超出所述第一金属层的部分与所述漂移区之间的电场线分布均匀，使得漂移区中的电场强度峰值数量增加，且产生电场强度峰值的位置在漂移区中分布较为均匀，从而使漂移区中碰撞离化强度降低，所述半导体结构不易发生击穿，因此提高了所述半导体结构的电源击穿电压。
附图说明
图1是一种半导体结构的结构示意图；
图2是另一种半导体结构的结构示意图；
图3是本发明实施例半导体结构的结构示意图；
图4是本发明实施例半导体结构中只有第一金属层时的仿真结构图；
图5是图4中第一金属层延伸出栅极结构的长度分别为0μm、5μm和10μm时对应的电场分布的折线图；
图6是图4中第一金属层延伸出栅极结构的长度分别尺寸分别为0μm、5μm和10μm时漏区中电流随电压变化的示意图；
图7是本发明实施例半导体结构中同时存在第一金属层和第二金属层时的仿真结构图；
图8是图7中第一金属层延伸出栅极结构的长度为5μm时，第二金属层延伸出栅极结构的长度分别为0μm、10μm、和15μm时电场分布的折线图；
图9是图7中第一金属层延伸出栅极结构的长度为5μm时，第二金属层延伸出栅极结构的长度分别为0μm、10μm、和15μm时漏区电流随电压变化的示意图。
图10至图17是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构示出了一种高压LDMOS的设计，所述半导体结构包括：衬底410，所述衬底410内形成有相邻接的阱区411和漂移区412；栅极结构20，位于所述阱区411和漂移区412交界处的衬底410上，所述栅极结构20包括栅氧化层21以及位于所述栅氧化层21上的栅极层22；源区31，位于所述栅极结构20一侧的阱区411内；体区32，位于所述阱区411内，且所述体区32位于所述源区31远离所述栅极结构20的一侧；漏区33，位于所述栅极结构20另一侧的漂移区412内，且所述漏区33不处于栅极结构20的下方；隔离结构34，位于所述漂移区412中，且所述隔离结构34一端与所述漏区33接触，所述隔离结构34的另一端位于所述栅极结构20的下方；反掺杂区35，位于所述隔离结构34的下方；接触孔插塞40，与所述源区31、体区32和漏区33电连接；第一金属互连结构50，与所述接触孔插塞40电连接；第一通孔互连结构60，位于所述接触孔插塞40上方，且与所述接触孔插塞40电连接；第二金属互连结构70，位于所述第一通孔互连结构60的上方，且与所述第一通孔互连结构60电连接。
本半导体结构在不改变掺杂浓度的情况下，耗尽区中的电压降保持不变，延长隔离结构34的长度L1能够提高电源击穿电压；或者降低漂移区412的掺杂浓度，使得耗尽区中的电压降提高来使得电源击穿电压提高。但是，采用上述两种方法，LDMOS的导通电阻会变大。
参考图2，示出了另一种半导体结构的结构示意图。
所述半导体结构示出一种低压LDMOS的结构，所述半导体结构包括：衬底1，所述衬底1内形成有相邻接的阱区2和漂移区3；栅极结构4，位于所述阱区2和漂移区3交界处的衬底1上；源区5，位于所述栅极结构4一侧的阱区2内；体区6位于所述阱区2内，且所述体区6位于所述源区5远离所述栅极结构4的一侧；漏区7，位于所述栅极结构4另一侧的漂移区3内，且所述漏区7不处于栅极结构4的下方；隔离结构8，位于所述漂移区3上，且所述隔离结构8延伸至所述栅极结构4靠近所述漏区7一侧的侧壁和部分顶壁；场板9，位于所述隔离结构8中，且所述场板9与所述漂移区3间隔设置；接触孔插塞10，与所述源区5、体区6和漏区7电连接；第一金属互连结构11，与所述接触孔插塞10电连接；第一通孔互连结构12，位于所述第一金属互连结构11上方，且与所述第一金属互连结构11电连接；第二金属互连结构13，位于所述第一通孔互连结构12的上方，且与所述第一通孔互连结构12电连接；第一金属层14，位于所述源区5上方的第一金属互连结构11中；第二通孔互连结构15，位于所述第一金属层14与场板9之间，所述第二通孔互连结构15将所述第一金属层14与场板9电连接。
在图2本半导体结构中，所述场板9通过第二通孔互连结构15与所述第一金属层14电连接，所述第一金属层14用于接低电位，因此所述场板9也用于接低电位，场板9使得位于所述场板9下方的漂移区中电位降低，使得耗尽区可以更好的向漏区7延展从而使得电源击穿电压变高。
因为场板9是低电位，漂移区3中是高电位，所述场板9与隔离结构8底部的距离L2的大小决定了LDMOS电源击穿电压的大小，L2越大，隔离结构8承受的压降越大，相应的LDOMS的电源击穿电压越大，但隔离结构8的厚度限制了距离L2，所述半导体结构的电源击穿电压处于较低的数值，使得本半导体结构不适用于高压LDMOS，且所述隔离结构8和场板9需要另外的掩膜来刻蚀形成，使得半导体结构的制作过程复杂。
为了解决所述技术问题，本发明实施例提供一种半导体结构，包括：基底，所述基底内形成有相邻的阱区和漂移区；栅极结构，位于所述阱区和漂移区交界处的基底上；源区，位于所述栅极结构一侧的阱区内；体区，位于所述阱区内，且所述体区位于所述源区远离所述栅极结构的一侧；漏区，位于所述栅极结构另一侧的漂移区内；第一接触孔插塞，位于所述基底上，且与所述体区、源区或者栅极结构电连接；第一金属层，位于所述第一接触孔插塞上且与所述第一接触孔插塞电连接，所述第一金属层向所述漏区方向延伸。
本发明实施例所述第一金属层与所述第一接触孔插塞的电连接，所述第一接触孔插塞的另一端与所述体区、源区或者栅极结构电连接，所述第一金属层与所述体区、源区、或者栅极结构电位相同，因此漂移区与所述体区、源区、或者栅极结构存在电位差。因为所述第一金属层向漏区延伸，增加了加载电位的导体面积，因此，使所述第一金属层与所述漂移区之间的电场线分布更加均匀，使得漂移区中的电场强度峰值数量增加，且产生电场强度峰值的位置在漂移区中分布较为均匀，从而使漂移区中碰撞离化强度降低，所述半导体结构不易发生击穿，因此提高了所述半导体结构的电源击穿电压。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图3是本发明实施例半导体结构一实施例的结构示意图。
参考图3，基底100，所述基底100内形成有相邻的阱区101和漂移区102；栅极结构103，位于所述阱区101和漂移区102交界处的基底100上；源区104，位于所述栅极结构103一侧的阱区101内；体区105，位于所述阱区101内，且所述体区105位于所述源区104远离所述栅极结构103的一侧；漏区106，位于所述栅极结构103另一侧的漂移区102内；第一接触孔插塞107，位于所述基底100上，且与所述体区105、源区104或者栅极结构103电连接；第一金属层108，位于所述第一接触孔插塞107上且与所述第一接触孔插塞107电连接，所述第一金属层108向所述漏区106方向延伸。
以下将结合附图对本发明实施例提供的半导体结构进行详细说明。
所述基底100为LDMOS的形成提供工艺平台。本实施例中，以所述LDMOS为平面晶体管为例，所述基底100相应为平面衬底。在其他实施例中，当所述LDMOS为鳍式场效应晶体管时，所述基底相应包括衬底以及位于所述衬底上分立的鳍部。
本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述阱区101和漂移区102位于所述基底100内，且所述阱区101和漂移区102相接触，所述阱区101作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区102用于承受较大的分压。
所述漂移区102内的掺杂离子类型与所述阱区101内的掺杂离子类型不同。具体地，所述LDMOS为N型晶体管时，所述阱区101内的掺杂离子为P型离子，例如B离子、Ga离子或In离子，所述漂移区102内的掺杂离子为N型离子，例如P离子、As离子或Sb离子；所述LDMOS为P型晶体管时，所述阱区101内的掺杂离子为N型离子，所述漂移区102内的掺杂离子为P型离子。
本实施例中，由于LDMOS为高压器件，因此所述栅极结构103包括位于所述阱区101和漂移区102交界处基底100表面的栅介质层1031以及位于所述栅介质层1031上的栅极层1032。
本实施例中，所述栅极结构103为多晶硅栅极(Poly Silicon)结构，因此所述栅介质层1031为栅氧化层，所述栅介质层1031材料为氧化硅，所述栅极层1032的材料为多晶硅。
其他实施例中，所述栅极结构为金属栅(metal gate)结构，相应的，所述栅介质层为高k栅介质层，所述栅极层为栅电极。具体地，高k栅介质层的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料，例如：HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等；所述栅电极的材料为金属材料，例如：W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，所述半导体结构还包括：侧墙111，位于所述栅极结构103的侧壁上。所述侧墙111用于定义所述源区104的形成区域，还用于在所述半导体结构的形成工艺过程中对所述栅极结构103侧壁起到保护作用。
所述源区104位于所述栅极结构103一侧的阱区101内，所述漏区106位于所述栅极结构103另一侧的漂移区102内，所述源区104和漏区106内的掺杂离子类型与所述漂移区102内的掺杂离子类型相同。
本实施例中，所述半导体结构还包括：隔离结构112，位于所述漂移区102中，且所述隔离结构112一端与所述漏区106接触，所述隔离结构112的另一端位于所述栅极结构103的下方。所述隔离结构112为浅沟槽隔离结构(Shallow Trench Isolation，STI)，所述隔离结构112的底部用于形成耗尽层。
本实施例中，所述隔离结构112的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
需要说明的是，所述半导体结构还包括反型掺杂区113，位于所述漂移区102中，且位于所述漂移区102的下方。在器件工作时，所述反型掺杂区113利于漂移区102实现耗尽，在所述漂移区102内形成耗尽层，耗尽层内有电压降，耗尽区的宽窄会影响到漏区106的电压。所述反型掺杂区113中掺杂的离子类型与漂移区102中掺杂离子类型不同，耗尽区越宽，电源击穿电压越高。
本实施例中，所述第一接触孔插塞107位于所述基底100上，且与所述体区105、源区104或者栅极结构103电连接。所述第一接触孔插塞107用于实现器件内的电连接。
本实施例中，所述半导体结构为NLDMOS，电流从漏区106流向所述体区105、源区104和栅极结构103，因此所述体区105、源区104和栅极结构103相比于漏区106为低压。
其他实施例中，所述半导体结构为PLDMOS，电流从源区流向漏区，所述源区与漂移区之间存在电位差，也就是所述源区的电位高于漂移区的电位。
本实施例中，所述第一接触孔插塞107的材料为W。其他实施例中，所述第一接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
本实施例中，层间介质层114位于所述基底100上，所述第一接触孔插塞107位于所述层间介质层114内。所述层间介质层114用于实现相邻器件之间的电隔离。所述层间介质层114的材料为绝缘材料。本实施例中，所述层间介质层114的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
本实施例中，所述第一金属层108，位于所述第一接触孔插塞107上且与所述第一接触孔插塞107电连接，所述第一金属层108向所述漏区106方向延伸，因此，所述第一金属层108的尺寸大于所述第一接触孔插塞107的尺寸。
所述第一金属层108与所述第一接触孔插塞107的电连接，所述第一接触孔插塞107的另一端与所述体区105、源区104或者栅极结构103电连接，所述第一金属层108与所述体区105、源区104、或者栅极结构103电位相同，因此漂移区102与所述体区105、源区104、或者栅极结构103存在电位差。因为所述第一金属层108向漏区106延伸，增加了加载电位的导体面积，因此，使所述第一金属层108与所述漂移区102之间的电场线分布更加均匀，使得漂移区102中的电场强度峰值数量增加，且产生电场强度峰值的位置在漂移区102中分布较为均匀，从而使漂移区102中碰撞离化强度降低，所述半导体结构不易发生击穿，因此提高了所述半导体结构的电源击穿电压。
图4为形成有第一金属层108的仿真结构图，图中标号104为源区，标号107为第一接触孔插塞，标号108为第一金属层，标号103为栅极结构。
图5为图4中电场强度仿真模型折线图，图4和图5的坐标原点重合，横坐标代表距离原点的距离，纵坐标代表电场强度，图中的虚线、细实线和粗实线分别对应第一金属层108延伸出所述栅极结构103的长度为0，5μm和10μm时漂移区102中各位置电场大小的折线图。
如图5所示，虚线的折线对应的第一金属层108的长度为0μm，将其认为是对照电场。在虚线中，横向电场在距离坐标原点X1处有最大的峰值P1，在粗实线和细实线中，距离坐标原点X1处的电场强度都小于峰值P1，可知所述第一金属层108使得对照电场峰值处的电场降低；相应的，对照电场峰值P1处的碰撞离化强度降低，使得所述半导体结构不容易在此处被击穿。在X0至X1之间，粗实线和细实线的折线与虚线的折线相比可知，它们电场强度的差别可以忽略不计。从图5中可以看出，在虚线的折线中，除了峰值P1外还有峰值P2，所述峰值P2靠近漏区106，所述峰值P2距离坐标原点的距离为X2，在X1和X2之间为对照电场的低电场区域；可知细实线在X1和X2之间存在峰值P1’，粗实线中在X1和X2之间存在峰值P2’，且P2’相比于P1’更靠近漏区106，因此可知第一金属层108使得漂移区102中的峰值增加，且产生的电场强度峰值的位置在漂移区中分布较为均匀。在X1和X2之间，细实线和粗实线的绝大部分高于所述虚线，且细实线和粗实线高于所述虚线的面积大于，细实线和粗实线低于虚线的面积，根据电场对距离积分为电源击穿电压的数学模型，可知在X1和X2区域中细线和粗实线的击穿电压均高于虚线的击穿电压。在X2至X3的区域中，从数学模型的角度来看，细实线和粗实线始终高于所述虚线，相应的，在此区域细实线和粗实线的电源击穿电压均始终高于虚线的电源击穿电压的。
综上可知从X0至X3，从源区104到漏区106的区域中，当第一金属层108超出栅极结构103的长度为5μm和10μm时，漂移区102中电场进行积分得到的电源击穿电压相比于未添加第一金属层108的半导体结构的电源击穿电压均更高。
如图6所示，图中虚线、细实线和粗实线分别对应第一金属层108延伸出所述栅极结构103的长度为0，5μm和10μm时漏区106的电压和经过漏区106电流的折线图。从此图中可得知，当第一金属层108延伸出所述栅及结构103的长度为0μm时，电源击穿电压为535V；当第一金属层108延伸出所述栅及结构103的长度为5μm时，电源击穿电压为625V；当第一金属层108延伸出所述栅及结构103的长度为10μm时，电源击穿电压为680V。比较可知所述半导体结构中的第一金属层108使得LDMOS的电源击穿电压提高。
需要说明的是，在沿垂直于所述栅极结构103侧壁的方向上，所述第一金属层108延伸出所述栅极结构103的长度不宜过小，也不宜过大。如果延伸出所述栅极结构103的长度过小，不能起到调节漂移区102中电场的作用，所述第一金属层108和漏区106之间承受压降的区域较窄，即耗尽区较窄，电源击穿电压较低；如果所述第一金属层108的尺寸过大，碰撞离化强的位置向漏区106靠近，发生在基底100投影面中处于第一金属层108与漏区106之间的漂移区102内，相应的电源击穿也发生在基底投影面中处于第一金属层108与漏区106之间的漂移区102内，但是电源击穿电压提升不明显甚至会降低。为此，本实施例中，所述第一金属层108延伸出栅极结构103的长度为0微米至10微米。
需要说明的是，此处所述第一金属层108延伸出所述栅极结构103的长度指代的是，第一金属层108延伸出栅极结构103与侧墙层111的两个交界面中更靠近漏区106的交界面的长度。
需要说明的是，在其他实施例中，根据实际工艺需求，可以合理调节所述第一金属层的尺寸，从而满足工艺兼容性和特征尺寸的要求。
本实施例中，所述第一金属层108的材料为导电材料，所述第一金属层108的材料为Cu。其他实施例中，所述第一金属层的材料还可以为Al或W等导电材料。
本实施例中，第一金属层间介质层115，位于所述层间介质层114上，所述第一金属层108位于所述第一金属层间介质层115中。所述第一金属层间介质层115用于将第一金属层108与其他部件实现电隔离。本实施例中，所述第一金属层间介质层115的材料具有多孔结构，所述具有多孔结构的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低金属互连结构之间的寄生电容，进而减小后段的RC延迟。
所述第一金属层间介质层115的材料可以是SiOH、SiOCH、FSG、BSG、PSG、BPSG、氢化硅倍半氧烷或甲基硅倍半氧烷。本实施例中，所述第一金属层间介质层115的材料为超低k介质材料，所述超低k介质材料为SiOCH。
需要说明的是，所述半导体结构还包括：第二接触孔插塞122，所述第二接触孔插塞122与所述体区105、源区104和漏区106中未与所述第一接触孔插塞107连接的区域电连接，且所述第二接触孔插塞122也位于所述层间介质114中。所述第二接触孔插塞122用于实现器件内的电连接。
本实施例中，第二接触孔插塞122的材料为W。在其他实施例中，所述第二接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
需要说明的是，所述第一接触孔插塞107和第二接触孔插塞122除了用于实现器件内的电连接，还用于实现器件与器件之间的电连接。
所述半导体结构还包括：所述体区(body)105，位于所述阱区101内，且所述体区105位于所述源区104远离所述栅极结构103的一侧。所述体区105的下端与阱区101电连接，体区105的上端与第二接触孔插塞122电连接，所述体区105将所述阱区101和第二接触孔插塞122相连，便于将所述阱区101中的电荷通过第二接触孔插塞122引走，避免所述阱区101中的电位发生变化，进而影响阱区101的阈值电压。所述阱区101和体区105中的掺杂离子类型是一致的。
所述半导体结构还包括：第一金属互连结构117，位于所述第二接触孔插塞122上且与所述第二接触孔插塞122电连接，所述第一金属互连结构117和第一金属层108为同层金属。
具体地，所述第一金属互连结构117和第一金属层108为第一金属互连层。
因为所述第一金属互连结构117和第一金属层108为同层金属，因此，所述第一金属互连结构117也位于所述第一金属层间介质层115中，所述第一金属层间介质层115用于实现第一金属互连层中各部件之间的电隔离。
所述第一金属互连结构117和第一金属层108可以共用同一张光罩(mask)形成，简化了工序步骤，缩短了工序时长，降低了生产成本。
本实施例中，所述第一金属互连结构117的材料为导电材料，所述第一金属互连结构117的材料为Cu。其他实施例中，所述第一金属互连结构的材料还可以为Al或W等导电材料。
本实施例中，所述半导体结构还包括：第一通孔互连结构109，位于所述第一金属层108上且与所述第一金属层108电连接；第二金属层110，位于所述第一通孔互连结构109上且与所述第一通孔互连结构109电连接，所述第二金属层110在所述基底100上的投影覆盖所述第一金属层108在所述基底100上的投影。
所述第二金属层110与第一金属层108电连接，因此，所述第二金属层110和第一金属层108电位相同，所述第二金属层110与所述漂移区102之间存在电位差，因为所述第二金属层110向漏区106延伸，所述第二金属层110位于所述第一金属层108上，且所述第二金属层110在所述基底100上的投影覆盖所述第一金属层108在所述基底100上的投影，所述第二金属层110延伸出所述第一金属层108的部分增加了加载电位的导体面积，使得所述第二金属层110上，超出所述第一金属层108的部分与所述漂移区102之间的电场线分布均匀，使得漂移区102中的电场强度峰值数量增加，且产生电场强度峰值的位置在漂移区102中分布较为均匀，从而使漂移区102中碰撞离化强度降低，所述半导体结构不易发生击穿，因此提高了所述半导体结构的电源击穿电压。
参考图7至图9，图7为同时形成有第一金属层108和第二金属层110的仿真结构图，图中标号104为源区，标号107为第一接触孔插塞，标号108为第一金属层，标号103为栅极结构，标号109为第一通孔互连结构，标号110为第二金属层。
图8为与图7中电场强度仿真模型折线图，图7和图8的坐标原点重合，横坐标代表距离原点的距离，纵坐标代表电场强度，图8中的虚线为第一金属层108延伸出栅极结构103的长度为5μm，第二金属层110延伸出栅极结构103的长度为0μm时漂移区中电场大小的折线图；细实线和粗实线分别对应所述第一金属层108延伸出所述栅极结构103的长度为5μm时，第二金属层110延伸出所述栅极结构103的长度为5μm和10μm时漂移区102中电场大小的折线图。
如图8所示，此段落中，将虚线认为是对照电场。在虚线中，横向电场在距离坐标原点X1处有最大的峰值P3，在粗实线和细实线中，距离坐标原点X1处的电场强度都小于峰值P3，可知所述第一金属层108使得对照电场峰值处的电场降低；相应的，对照电场峰值P3处的碰撞离化强度降低，使得所述半导体结构不容易在此处被击穿。在X0至X1之间，粗实线和细实线的折线与虚线的折线相比可知，它们电场强度的差别可以忽略不计。从图8中可以看出，在虚线的折线中，除了峰值P3外还有峰值P1’和P4，所述峰值P4靠近漏区106，所述峰值P4距离坐标原点的距离为X2，峰值P1’位于峰值P3和峰值P4之间；可知细实线在X1和X2之间存在峰值P5和P6，P5靠近源区104，P6靠近漏区106，粗实线中在X1和X2之间存在峰值P7和P8，P7靠近源区104，P8靠近漏区106，且粗直线中的峰值P8相比于P6更靠近漏区106。因此可知同时具有第一金属层108和第二金属层110使得漂移区102中的峰值增加，且产生的电场强度峰值的位置在漂移区中分布较为均匀。
如图9所示，图中虚线、细实线和粗实线分别对应第一金属层108延伸出所述栅极结构103的长度为5μm时，第二金属层110延伸出所述栅极结构103的长度为0，10μm和15μm时的漏区106的电压和经过漏区106电流的折线图。由图可知，当第一金属层108延伸出所述栅极结构103的长度为5μm时，第二金属层110延伸出所述栅极结构103的长度为10μm时的电源击穿电压高于所述第二金属层110延伸出所述栅极结构103的长度为0μm时的电源击穿电压；当第二金属层110延伸出所述栅极结构103的长度为15μm时的电源击穿电压低于所述第二金属层110延伸出所述栅极结构103的长度为0μm时的电源击穿电压。因此通过调整第二金属层110超出第一金属层108的部分可以使得漂移区102中耗尽区的宽度得以进一步扩展，提高LDMOS的电源击穿电压。
需要说明的是，在沿垂直于所述栅极结构103侧壁的方向上，所述第二金属层110延伸出所述栅极结构103的长度不宜过小，也不宜过大。如果长度过小，不能起到调节漂移区102中电场的作用，所述第一金属层108和漏区106之间承受压降的区域较窄，即耗尽区较窄，电源击穿电压较低；如果所述第二金属层110的尺寸过大，碰撞离化强的位置向漏区106靠近，发生在基底100投影面中处于第二金属层110与漏区106之间的漂移区102内，相应的电源击穿也发生在第二金属层110与漏区106之间的漂移区102内，电源击穿电压提高不明显升值会降低。为此，本实施例中，所述第二金属层110延伸出栅极结构103的长度为5微米至15微米。
需要说明的是，此处所述第二金属层110延伸出所述栅极结构103的长度指代的是，第二金属层110延伸出栅极结构103与侧墙层111的两个交界面中更靠近漏区106的交界面的长度。
本实施例中，所述第二金属层110沿垂直于所述栅极结构103侧壁的方向。
需要说明的是，在其他实施例中，根据实际工艺需求，可以合理调节所述第一金属层108和第二金属层110的尺寸，从而满足工艺兼容性和特征尺寸的要求。
所述第二金属层110的材料为导电材料。本实施例中，所述第二金属层110的材料为Cu。在其他实施例中，所述第二金属层的材料还可以为Al或W等导电材料。
本实施例中，所述第一通孔互连结构109和第二金属层110为一体结构，所述第一通孔互连结构109和第二金属层110构成第二金属互连结构119。
本实施例中，沿垂直于所述栅极结构103侧壁方向，所述第二金属层110的尺寸大于所述第一通孔互连结构109的尺寸。
因此所述第一通孔互连结构109的材料为导电材料。本实施例中，所述第一通孔互连结构109的材料为Cu。在其他实施例中，所述第一通孔互连的材料还可以为Al或W等导电材料。
继续参考图3，所述半导体结构还包括：第二金属层间介质层116，位于所述第一金属层间介质层115上，所述第二金属互连结构119位于所述第二金属层间介质层116中。所述第二金属层间介质层116用于将所述第二金属互连结构119与其他部件实现电隔离。
本实施例中，所述第二金属层间介质层116的材料为SiOCH。对所述第二金属层间介质层116的具体描述，可参考前述对所述第一金属层间介质层115的相关描述，在此不再赘述。
需要说明的是，所述半导体结构还包括：第二通孔互连结构121，位于所述第一金属互连结构117上且与所述第一金属互连结构117电连接；第三金属层118，位于所述第二通孔互连结构121上且与第二通孔互连结构121电连接。第三金属层118与所述第一金属互连结构117通过第二通孔互连结构121实现电连接。
所述第二通孔互连结构121和第三金属层118构成第三金属互连结构120，所述第三金属互连结构120为一体结构。
本实施例中，第二金属互连结构119和第三金属互连结构120为同层金属，也就是说所述第二金属互连结构119和第三金属互连结构120在同一步骤中形成，所述第二金属互连结构119和第三金属互连结构120为第二金属互连层。因此所述第三金属互连结构120也位于所述第二金属层间介质层116中，所述第二金属层间介质层116用于实现第二金属互连层中各部件的电隔离，所述第二金属层间介质层116还用于为所述第二金属互连层提供工艺平台。
本实施例中，所述第二金属层110和第三金属层118可以共用同一张光罩(mask)形成，简化了工序步骤，缩短了工序时长，降低了生产成本。相应的第一通孔互连结构109和所述第二通孔互连结构121，也采用同一张(mask)形成，简化了工序步骤，缩短了工序时长，降低了生产成本。
本实施例中，所述第二金属互连结构119通过双大马士革工艺形成，为了提高工艺兼容性、降低工艺难度，所述第三金属互连结构120也通过双大马士革工艺形成。
本实施例中，所述第二金属互连结构119和第三金属互连结构120为同层金属，所述第三金属互连结构120的材料与所述第二金属互连结构119的材料相同。
相应的，本发明实施例还提供一种半导体结构的形成方法。参考图10至图17，示出了本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图10至图12，提供基底100(如图10所示)，所述基底100内形成有相邻接的阱区101(如图10所示)和漂移区102(如图10所示)；在所述阱区101和漂移区102交界处的基底100上形成栅极结构103(如图12所示)；在所述栅极结构103一侧的所述阱区101内形成源区104(如图11所示)和体区105(如图11所示)，所述体区105位于所述源区104远离所述栅极结构103的一侧；在所述栅极结构103另一侧的所述漂移区102内形成漏区106(如图11所示)。
如图10所示，所述基底100用于为后续形成LDMOS提供工艺平台。本实施例中，以所形成的LDMOS为平面晶体管为例，所述基底100为硅衬底。对所述基底100的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
所述阱区101和漂移区102形成于所述基底100内，且所述阱区101和漂移区102相接触，所述阱区101作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区102用于承受较大的分压。
所述漂移区102内的掺杂离子类型与所述阱区101内的掺杂离子类型不同。本实施例中，所述LDMOS为N型晶体管，所述阱区101内的掺杂离子为P型离子，所述漂移区102内的掺杂离子为N型离子。其他实施例中，所述LDMOS为P型晶体管时，所述阱区内的掺杂离子为N型离子，所述漂移区内的掺杂离子为P型离子。
具体地，通过掩膜(Mask)，选择性地对所述基底100进行掺杂处理，从而在所述基底100的不同区域内分别形成所述阱区101和漂移区102。
如图11所示，提供基底100的步骤还包括：在所述漂移区102中形成反型掺杂区113，所述反型掺杂区113中掺杂的离子与所述漂移区102中掺杂的离子类型不同；在所述反型掺杂区113上方的所述漂移区102中形成隔离结构112。
本实施例中，所述隔离结构112为浅沟槽隔离结构(Shallow Trench Isolation，STI)，在半导体结构工作时，所述隔离结构112的底部用于形成耗尽区，电源击穿电压与耗尽区的宽度有关系，在漂移区102离子掺杂浓度一定的情况下，耗尽区中的电压降保持不变，耗尽区越宽，电源击穿电压越大。
本实施例中，所述隔离结构112的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
在器件工作时，所述反型掺杂区113利于漂移区102实现耗尽，在所述漂移区102内形成耗尽层，由于耗尽层具有不导电的特性，从而有利于降低漏区106的电压。所述反型掺杂区113中掺杂的离子类型与漂移区102中掺杂离子类型不同。
需要说明的是，本实施例以先形成所述阱区101和漂移区102，后形成所述隔离结构112为例进行说明。在其他实施例中，还可以在形成所述隔离结构之后，形成所述阱区和漂移区。
本实施例中，在形成所述阱区101、漂移区102和隔离结构112之后，形成所述栅极结构103。
如图12所示，由于LDMOS为高压器件，因此所述栅极结构103包括位于所述阱区101和漂移区102交界处基底100表面的栅介质层1031(如图12所示)以及位于所述栅介质层1031上的栅极层1032(如图12所示)。
形成栅极结构103的步骤包括：所述栅极结构103形成在隔离结构112的上方。
本实施例中，所述栅极结构103为多晶硅栅结构，因此所述栅介质层1031为栅氧化层，所述栅介质层1031的材料为氧化硅，所述栅极层1032的材料为多晶硅。在其他实施例中，所述栅极结构还可以为金属栅结构，相应的，所述栅介质层为高k栅介质层，所述栅极层为栅电极。
对所述栅极结构103的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
所述源区104形成于所述栅极结构103一侧的阱区101内，所述漏区106形成于所述栅极结构103另一侧的漂移区102内，所述源区104和漏区106内具有掺杂离子，且所述源区104和漏区106内的掺杂离子类型与所述漂移区102内的掺杂离子类型相同。
形成所述漏区106的步骤包括：所述漏区106形成在所述隔离结构112远离所述栅极结构103的一侧。
本实施例中，通过掩膜，在预设区域的阱区101内形成所述源区104，在预设区域的漂移区102内形成所述漏区106，从而避免向其他区域的基底100内掺杂离子。
所述体区105位于所述源区104远离所述栅极结构103的一侧，所述体区105内具有掺杂离子，且所述体区105内的掺杂离子类型与所述阱区101内的掺杂离子类型相同。
本实施例中，通过掩膜，在预设区域的阱区101内形成所述体区105，从而避免向其他区域的基底100内掺杂离子。
本实施例中，可以在形成所述源区104和漏区106之后，形成所述体区105，也可以在形成所述体区105之后，形成所述源区104和漏区106。
需要说明的是，形成所述栅极结构103之后，形成所述体区105、源区104和漏区106之前，还包括：在所述栅极结构103的侧壁上形成侧墙111。所述侧墙111用于定义所述源区104的形成区域，还用于在后续工艺过程中对所述栅极结构103的侧壁起到保护作用。
本实施例中，所述侧墙111为单层结构，所述侧墙111的材料为氮化硅。对所述侧墙111的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
参考图13，在所述体区105、源区104或者栅极结构103上形成第一接触孔插塞107。
所述第一接触孔插塞107与所述栅极结构103、源区104或漏区106电连接。本实施例中，所述半导体结构为NLDMOS，电流从漏区106流向体区105、源区104和栅极结构103，所述漏区106的电位高于体区105、源区104和栅极结构103的电位，也就是说所述漏区106的电位高于第一接触孔插塞107的电位。其他实施例中，所述半导体结构为PLDMOS，所述漏区的电位低于所述源区的电位。
形成所述基底100后，形成所述第一接触孔插塞107之前，在所述基底100上形成层间介质层114；形成第一接触孔插塞107的步骤包括：刻蚀所述层间介质层114，形成露出所述体区105、源区104或者栅极结构103的第一通孔(图未示)；在所述第一通孔中填充导电材料，形成第一接触孔插塞107。
本实施例中，所述层间介质层114用于实现相邻器件之间的电隔离。所述层间介质层114的材料为绝缘材料。本实施例中，所述层间介质层114的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
所述第一接触孔插塞107用于实现器件内的电连接，还用于实现器件与器件之间的电连接。本实施例中，所述第一接触孔插塞107的材料为W。在其他实施例中，所述第一接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
本实施例中，形成所述第一接触孔插塞107的步骤中，刻蚀所述层间介质层114形成第三通孔(图中未示出)，所述第三通孔露出所述体区105、源区104和漏区106中未与所述第一接触孔插塞107电连接的区域；在所述第三通孔中填充导电材料，形成第二接触孔插塞122。所述第二接触孔插塞122与所述体区105、源区104和漏区106中未与所述第一接触孔插塞107电连接的区域电连接。
需要说明的是，所述第二接触孔插塞122与所述第一接触孔插塞107的材料相同。
参考图14和图15，在所述第一接触孔插塞107上形成与所述第一接触孔插塞107电连接的第一金属层108(如图15所示)，所述第一金属层108向所述漏区106方向延伸，所述第一金属层108的尺寸大于所述第一接触孔插塞107的尺寸。
如图14所示，形成所述第一接触孔插塞107之后，形成所述第一金属层108之前，在所述第一接触孔插塞107上形成第一金属层间介质层115。所述第一金属层间介质层115用于实现后续形成的第一金属层与第一金属互连结构之间的电隔离。
本实施例中，所述第一金属层间介质层115的材料可以是SiOH、SiOCH、FSG、BSG、PSG、BPSG、氢化硅倍半氧烷或甲基硅倍半氧烷。本实施例中，所述第一金属层间介质层115的材料为超低k介质材料，所述超低k介质材料为SiOCH。
形成第一金属层108的步骤包括：刻蚀所述第一金属层间介质层115，形成向所述漏区106延伸且露出所述第一接触孔插塞的第一开口123；在所述第一开口123中，填充导电材料，形成所述第一金属层108。
所述第一金属层108与所述第一接触孔插塞107的电连接，所述第一接触孔插塞107的另一端与所述体区105、源区104或者栅极结构103电连接，所述第一金属层108与所述体区105、源区104、或者栅极结构103电位相同，因此漂移区102与所述体区105、源区104、或者栅极结构103存在电位差。因为所述第一金属层108向漏区106延伸，增加了加载电位的导体面积，因此，使所述第一金属层108与所述漂移区102之间的电场线分布更加均匀，使得漂移区102中的电场强度峰值数量增加，且产生电场强度峰值的位置在漂移区102中分布较为均匀，从而使漂移区102中碰撞离化强度降低，所述半导体结构不易发生击穿，因此提高了所述半导体结构的电源击穿电压。
本实施例中，通过物理气相沉积工艺或电镀工艺，在所述第一开口123中填充所述导电材料形成第一金属层108。
本实施例中，所述导电材料为Al，即第一金属层108的材料为Al。在其他实施例中，所述第一金属层的材料还可以为Cu或W等导电材料。
需要说明的是，在沿垂直于所述栅极结构103侧壁的方向上，所述第一金属层108延伸出所述栅极结构103的长度不宜过小，也不宜过大。如果延伸出所述栅极结构103的长度过小，不能起到调节漂移区102中电场的作用，所述第一金属层108和漏区106之间承受压降的区域较窄，即耗尽区较窄，电源击穿电压较低；如果延伸出所述第一金属层108的长度过大，碰撞离化强的位置向漏区106靠近，发生在基底100投影面中处于第一金属层108与漏区106之间的漂移区102内，相应的电源击穿也发生在基底100投影面中处于第一金属层108与漏区106之间的漂移区102内，但是电源击穿电压提升不明显甚至会降低。为此，本实施例中，所述第一金属层108延伸出栅极结构103的长度为0微米至10微米。
需要说明的是，此处所述第一金属层108延伸出所述栅极结构103的长度指代的是，第一金属层108延伸出栅极结构103与侧墙层111的两个交界面中更靠近漏区106的交界面的长度。
形成所述第一金属层108的步骤中，刻蚀所述第一金属层间介质层115，还形成第二开口124(如图14所示)，所述第二开口124贯穿所述第一金属层间介质层115，所述第二开口124露出所述第二接触孔插塞122；在所述第二开口124中填充导电材料，形成第一金属互连结构117。
本实施例中，所述第一金属层108和第一金属互连结构117在同一步骤中形成，所述第一金属互连结构117与所述第一金属层108为第一金属互连层。因此所述第一金属互连结构117的材料与第一金属层108的材料相同。
参考图16和图17，形成所述第一金属层108后，在所述第一金属层108的上方形成与所述第一金属层108电连接的第一通孔互连结构109；在所述第一通孔互连结构109上形成与所述第一通孔互连结构109电连接的第二金属层110，且所述第二金属层110在所述基底100上的投影覆盖所述第一金属层108在所述基底100上的投影。
所述第二金属层110与第一金属层108电连接，因此，所述第二金属层110和第一金属层108电位相同，所述第二金属层110与所述漂移区102之间存在电位差，因为所述第二金属层110向漏区106延伸，所述第二金属层110位于所述第一金属层108上，且所述第二金属层110在所述基底100上的投影覆盖所述第一金属层108在所述基底100上的投影，所述第二金属层110延伸出所述第一金属层108的部分增加了加载电位的导体面积，使得所述第二金属层110上，超出所述第一金属层108的部分与所述漂移区102之间的电场线分布均匀，使得漂移区102中的电场强度峰值数量增加，且产生电场强度峰值的位置在漂移区102中分布较为均匀，从而使漂移区102中碰撞离化强度降低，所述半导体结构不易发生击穿，因此提高了所述半导体结构的电源击穿电压。
进一步的，通过调整第二金属层110超出第一金属层108的部分可以使得漂移区102中耗尽区的宽度得以进一步扩展，提高LDMOS的电源击穿电压。
如图16所示，第一通孔互连结构109和第二金属层110为一体结构，形成所述第一金属层108后，形成第一通孔互连结构109和第二金属层110前，在所述第一金属层108上形成第二金属层间介质层116。所述第二金属层间介质层116用于实现不同器件中所述第一通孔互连结构和第二金属层的电隔离。
本实施例中，所述第二金属层间介质层116的材料为SiOCH。对所述第二金属层间介质层116的具体描述，可参考前述对所述第一金属层间介质层115的相关描述，在此不再赘述。
形成所述第一通孔互连结构109和第二金属层110的步骤包括：刻蚀所述第二金属层间介质层116，形成第一沟槽125，所述第一沟槽125露出所述第一金属层108，所述第一沟槽125包括第二通孔126和位于所述第二通孔126上的第一凹槽127，且所述第一凹槽127向所述漏区106延伸；在所述第一沟槽125中填充导电材料，所述第二通孔126中的导电材料作为第一通孔互连结构109，位于所述第一凹槽127中的导电材料作为第二金属层110，所述第一通孔互连结构109与所述第一金属层108电连接。
本实施例中，沿垂直于所述栅极结构103侧壁方向，所述第二金属层110的尺寸大于所述第一通孔互连结构109的尺寸。
所述第一通孔互连结构109和第二金属层110的材料为导电材料。本实施例中，所述第一通孔互连结构109和第二金属层110的材料为Cu。在其他实施例中，所述第一通孔互连结构和第二金属层的材料还可以为Al或W等导电材料。
具体的，所述第一通孔互连结构109和第二金属层110为一体结构，构成第二金属互连结构119。
本实施例中，通过物理气相沉积工艺或电镀工艺在所述第一沟槽125中填充所述导电材料，形成第二金属互连结构119。
需要说明的是，在沿垂直于所述栅极结构103侧壁的方向上，所述第二金属层110延伸出所述栅极结构103的长度不宜过小，也不宜过大。如果长度过小，不能起到调节漂移区102中电场的作用，所述第一金属层108和漏区106之间承受压降的区域较窄，即耗尽区较窄，电源击穿电压较低；如果所述第二金属层110的尺寸过大，碰撞离化强的位置发生在第一金属层108与漏区106之间的区域，相应的电源击穿也发生在第一金属层108与漏区106之间，电源击穿发生的位置向漏区106靠近，电源击穿电压提高不明显升值会降低。为此，本实施例中，所述第二金属层110延伸出栅极结构103的长度为5微米至15微米。
需要说明的是，此处所述第二金属层110延伸出所述栅极结构103的长度指代的是，第二金属层110延伸出栅极结构103与侧墙层111的两个交界面中更靠近漏区106的交界面的长度。
本实施例中，形成所述第一通孔互连结构109和第二金属层110的步骤中：刻蚀所述第二金属层间介质层116，形成第二沟槽128，所述第二沟槽128露出所述第一金属互连结构117，所述第二沟槽128包括第三通孔130和位于所述第三通孔130上方的第二凹槽129；在所述第二沟槽128中填充导电材料，位于所述第三通孔130中的导电材料为第二通孔互连结构121，位于所述第二凹槽129中的导电材料为第三金属层118，所述第二通孔互连结构121与所述第一金属互连结构117电连接。
本实施例中，所述第一通孔互连结构109和第二金属层110为一体结构，相应的，所述第二通孔互连结构121和第三金属层118也为一体结构，所述第二通孔互连结构121和第三金属层118构成第三金属互连结构120。
所述第二金属互连结构119和第三金属互连结构120在同一步骤中形成，也就是说，第二金属互连结构119和第三金属互连结构120为同层金属，所述第二金属互连结构119和第三金属互连结构120为第二金属互连层。
本实施例中，所述第二金属层110沿垂直于所述栅极结构103侧壁的方向。
本实施例中，所述第二通孔互连结构121和第三金属层118的材料为导电材料，具体的，所述第二通孔互连结构121和第三金属层118的材料为Cu。其他实施例中，所述第二通孔互连结构和第三金属层的材料还可以为Al或W等导电材料。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构，其特征在于，包括：
基底，所述基底内形成有相邻的阱区和漂移区；
栅极结构，位于所述阱区和漂移区交界处的基底上；
源区，位于所述栅极结构一侧的阱区内；
体区，位于所述阱区内，且所述体区位于所述源区远离所述栅极结构的一侧；
漏区，位于所述栅极结构另一侧的漂移区内；
第一接触孔插塞，位于所述基底上，且与所述体区、源区或者栅极结构电连接；
第一金属层，位于所述第一接触孔插塞上且与所述第一接触孔插塞电连接，所述第一金属层向所述漏区方向延伸；
第一通孔互连结构，位于所述第一金属层上且与所述第一金属层电连接；
第二金属层，位于所述第一通孔互连结构上且与所述第一通孔互连结构电连接，所述第二金属层在所述基底上的投影覆盖所述第一金属层在所述基底上的投影，所述第二金属层延伸出所述第一金属层。
2.如权利要求1所述的半导体结构，其特征在于，所述第一通孔互连结构与所述第二金属层为一体结构。
3.如权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括：
层间介质层，位于所述基底上；所述第一接触孔插塞位于所述层间介质层内；
第一金属层间介质层，位于所述层间介质层上；所述第一金属层位于所述第一金属层间介质层中；
第二金属层间介质层，位于所述第一金属层间介质层上，所述第一通孔互连结构和第二金属层位于所述第二金属层间介质层中。
4.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第二接触孔插塞，所述第二接触孔插塞与所述体区、源区和漏区中未与所述第一接触孔插塞连接的区域电连接；
第一金属互连结构，位于所述第二接触孔插塞上且与所述第二接触孔插塞电连接，所述第一金属互连结构和第一金属层为同层金属；
第二通孔互连结构，位于所述第一金属互连结构上且与所述第一金属互连结构电连接，所述第二通孔互连结构和第一通孔互连结构为同层金属；
第三金属层，位于所述第二通孔互连结构上且与所述第二通孔互连结构电连接，所述第三金属层和第二金属层为同层金属。
5.如权利要求1所述的半导体结构，其特征在于，在垂直于所述栅极结构侧壁的方向上，所述第一金属层延伸出所述栅极结构的长度为0微米至10微米。
6.如权利要求1所述的半导体结构，其特征在于，在垂直于所述栅极结构侧壁的方向上，所述第一金属层延伸出所述栅极结构的长度为0微米至10微米；在垂直于所述栅极结构侧壁的方向上，所述第二金属层延伸出所述栅极结构的长度为5微米至15微米。
7.如权利要求1所述的半导体结构，其特征在于，所述第一金属层和第二金属层的材料为Cu、Al或W。
8.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：隔离结构，位于所述漂移区中，且所述隔离结构一端与所述漏区接触，另一端位于所述栅极结构的下方；
反型掺杂区，所述反型掺杂区位于所述漂移区中，且位于所述隔离结构的下方，所述反型掺杂区中掺杂的离子与所述漂移区中掺杂的离子类型不同。
9.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底内形成有相邻接的阱区和漂移区；
在所述阱区和漂移区交界处的基底上形成栅极结构；
在所述栅极结构一侧的所述阱区内形成源区和体区，所述体区位于所述源区远离所述栅极结构的一侧；
在所述栅极结构另一侧的所述漂移区内形成漏区；
在所述体区、源区或者栅极结构上形成第一接触孔插塞；
在所述第一接触孔插塞上形成与所述第一接触孔插塞电连接的第一金属层，所述第一金属层向所述漏区方向延伸；
形成所述第一金属层后，在所述第一金属层的上方形成与所述第一金属层电连接的第一通孔互连结构；
在所述第一通孔互连结构上形成与所述第一通孔互连结构电连接的第二金属层，且所述第二金属层在所述基底上的投影覆盖所述第一金属层在所述基底上的投影，所述第二金属层延伸出所述第一金属层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述基底后，形成所述第一接触孔插塞之前，在所述基底上形成层间介质层；
形成第一接触孔插塞的步骤包括：
刻蚀所述层间介质层，形成露出所述体区、源区或者栅极结构的第一通孔；
在所述第一通孔中填充导电材料，形成第一接触孔插塞；
形成所述第一接触孔插塞之后，形成所述第一金属层之前，在所述第一接触孔插塞上形成第一金属层间介质层；
形成第一金属层的步骤包括：
刻蚀所述第一金属层间介质层，形成向所述漏区延伸且露出所述第一接触孔插塞的第一开口；
在所述第一开口中，填充导电材料，形成所述第一金属层。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一通孔互连结构和第二金属层为一体结构，形成所述第一金属层后，形成第一通孔互连结构和第二金属层前，在所述第一金属层上形成第二金属层间介质层；
形成所述第一通孔互连结构和第二金属层的步骤包括：
刻蚀所述第二金属层间介质层，形成第一沟槽，所述第一沟槽露出所述第一金属层，所述第一沟槽包括第二通孔和位于所述第二通孔上的第一凹槽，且所述第一凹槽向所述漏区延伸；
在所述第一沟槽中填充导电材料，所述第二通孔中的导电材料作为第一通孔互连结构，位于所述第一凹槽中的导电材料作为第二金属层。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，
形成所述基底后，形成所述第一接触孔插塞之前，形成覆盖所述基底的层间介质层；
形成所述第一接触孔插塞的步骤中，刻蚀所述层间介质层形成第三通孔，所述第三通孔露出所述体区、源区和漏区中未与所述第一接触孔插塞电连接的区域；
在所述第三通孔中填充导电材料，形成第二接触孔插塞；
形成所述第一接触孔插塞之后，形成所述第一金属层之前，在所述第一接触孔插塞上形成第一金属层间介质层；
形成所述第一金属层的步骤中，刻蚀所述第一金属层间介质层，形成第二开口，所述第二开口露出所述第二接触孔插塞；
在所述第二开口中填充导电材料，形成第一金属互连结构。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，
所述第一通孔互连结构和第二金属层为一体结构，形成所述第一金属层后，形成第一通孔互连结构和第二金属层前，在所述第一金属层上形成所述第二金属层间介质层；
形成所述第一通孔互连结构和第二金属层的步骤中：
刻蚀所述第二金属层间介质层，形成第二沟槽，所述第二沟槽露出所述第一金属互连结构，所述第二沟槽包括第三通孔和位于所述第三通孔上方的第二凹槽；
在所述第二沟槽中填充导电材料，位于所述第三通孔中的导电材料为第二通孔互连结构，位于所述第二凹槽中的导电材料为第三金属层，所述第二通孔互连结构与所述第一金属互连结构电连接，所述第二通孔互连结构和第三金属层为一体结构。
14.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述第一金属层的步骤中，在垂直于所述栅极结构侧壁的方向上，所述第一金属层延伸出所述栅极结构的长度为0微米至10微米。
15.如权利要求9所述的半导体结构的形成方法，其特征在于，在垂直于所述栅极结构侧壁的方向上，所述第一金属层延伸出所述栅极结构的长度为0微米至10微米；
在垂直于所述栅极结构侧壁的方向上，所述第二金属层延伸出所述栅极结构的长度为5微米至15微米。
16.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一金属层和第二金属层的材料为Cu、Al或W。
17.如权利要求9所述的半导体结构的形成方法，其特征在于，提供基底的步骤还包括：在所述漂移区中形成反型掺杂区，所述反型掺杂区中掺杂的离子与所述漂移区中掺杂的离子类型不同；在所述反型掺杂区上方的所述漂移区中形成隔离结构；
形成栅极结构的步骤包括：所述栅极结构形成在隔离结构的上方；
形成所述漏区的步骤包括：所述漏区形成在所述隔离结构远离所述栅极结构的一侧。
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