CN104112775A - 半导体器件和制造半导体器件的方法 - Google Patents

半导体器件和制造半导体器件的方法 Download PDF

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Abstract

公开了半导体器件和制造半导体器件的方法。在半导体衬底中形成的半导体器件包括在半导体衬底中使半导体器件的相邻部件横向绝缘的隔离沟槽。横向隔离层布置在隔离沟槽中。半导体器件还包括源极区和漏极区以及布置在源极区和漏极区之间的主体区和漂移区。半导体器件附加地包括相邻于主体区的至少一部分的栅极电极和相邻于漂移区的至少一部分的场板。场介电层布置在漂移区和场板之间。场介电层的顶表面布置在比横向隔离层的顶表面更大的从半导体衬底的第一主表面测量的高度处。

Description

半导体器件和制造半导体器件的方法
技术领域
本发明涉及半导体器件和制造半导体器件的方法。
背景技术
通常在汽车和工业电子设备中使用的MOS(金属氧化物半导体)功率晶体管或MOS功率器件在被接通时应具有低接通状态电阻(Ron)。在断开状态中，它们应具有高击穿电压特性并经得起高源极-漏极电压。例如，MOS功率晶体管在被断开时应经得起数十到数百或甚至数千伏的漏极-源极电压Vds。作为另一例子，当大约2到20 V的栅极-源极电压被施加且处于低电压降Vds时，MOS功率晶体管传导可高达数百安培的非常大的电流。
在横向功率器件中，电流流动主要在平行于半导体衬底的第一主表面的方向上引起。通常，在功率器件中，布置在场板和硅漂移区之间的隔离层的预定厚度改进在某个击穿电压特性下的接通电流。
做出尝试以便改进在场板和漂移区之间的隔离层。
发明内容
根据实施例，在半导体衬底中形成的半导体器件包括：在半导体衬底中使半导体器件的相邻部件横向绝缘的隔离沟槽，横向隔离层布置在隔离沟槽中；源极区和漏极区；以及还包括布置在源极区和漏极区之间的主体区和漂移区。半导体器件还包括相邻于主体区的至少一部分的栅极电极和相邻于漂移区的至少一部分的场板，场介电层布置在漂移区和场板之间，以及场介电层的顶表面布置在比横向隔离层的顶表面更大的从半导体衬底的第一主表面测量的高度处。
根据另一实施例，半导体器件包括源极区和漏极区、布置在源极区和漏极区之间的主体区和漂移区。半导体器件还包括：相邻于主体区的至少一部分的栅极电极和在栅极电极之上的层中的导电层，导电层与源极区和栅极电极之一连接；布置在漂移区和导电层的一部分之间的场介电层，场介电层与漂移区和导电层的该部分接触。
根据实施例，在半导体衬底中制造半导体器件的方法包括在半导体衬底中形成隔离沟槽和在隔离沟槽中形成横向隔离层以使半导体器件的相邻部件横向绝缘，形成源极区和漏极区，形成主体区和漂移区以便布置在源极区和漏极区之间，形成相邻于主体区的至少一部分的栅极电极，形成相邻于漂移区的至少一部分的场板，形成场介电层以便布置在漂移区和场板之间，其中场介电层形成为使得场介电层的顶表面布置在比横向隔离层的顶表面更大的从半导体衬底的第一主表面测量的高度处。
本领域中的技术人员在阅读下面的详细描述时和在查看附图时将认识到额外的特征和优点。
附图说明
附图被包括以提供对本发明的进一步理解，并合并在本说明书中且构成本说明书的一部分。附图示出本发明的实施例，且连同描述一起用来解释本发明的原理。本发明的其它实施例和预期的优点将容易被认识到，因为通过参考下面的详细描述，它们变得被更好地理解。
图1示出根据实施例的半导体器件的横截面视图；
图2示出根据另一实施例的半导体器件的横截面视图；
图3A和3B示出根据另一实施例的半导体器件的横截面视图；
图4A到4D示出根据实施例的制造半导体器件的方法的步骤；
图5A到5D示出根据另一实施例的制造半导体器件的方法；以及
图6示意性示出根据实施例的制造半导体器件的方法。
具体实施方式
在下面的详细描述中参考了附图，附图形成了详细描述的一部分，并且在附图中通过说明的方式示出了在其中可以实践本发明的具体的实施例。应当理解的是，可以在不脱离本发明的范围的情况下使用其它实施例并进行结构或逻辑上的变化。例如，针对一个实施例示出或描述的特征可在其它实施例上或结合其它实施例来使用以产生又一实施例。本发明意图包括这样的修改和变型。使用特定的语言描述了不应被解释为限制所附权利要求的范围的例子。附图并不按比例，且仅为了说明目的。为了清楚起见，如果没有另外说明，相同的元件在不同附图中用相同标记指明。
术语“具有”、“含有”、“包括”、“包含”等是开放的，且这些术语指示所陈述的结构、元件或特征的存在，但不排除额外的元件或特征。冠词“一”（“a”、“an”）和“该”旨在包括复数以及单数，除非上下文另有清楚指示。
附图和描述通过指示在掺杂类型“n”或“p”旁边的“-”或“+”来说明相对掺杂浓度。例如，“n-”意味着比“n”掺杂区的掺杂浓度低的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区高的掺杂浓度。相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可具有相同或不同的绝对掺杂浓度。在附图和描述中，为了更好的理解的缘故，掺杂部分常常被指明为“p”或“n”掺杂的。如将被清楚地理解的，该指明决不意图为限制性的。掺杂类型可以是任意的，只要所描述的功能性被实现。此外，在所有实施例中，掺杂类型可反转。
术语“电连接”描述在电连接元件之间的永久低欧姆连接，例如在所涉及的元件之间的直接接触或经由金属和/或高度掺杂半导体的低欧姆连接。术语“电耦合”包括：适合于信号传输的一个或多个介入元件可提供在电耦合元件之间，所述电耦合元件例如是可控制来暂时提供在第一状态中的低欧姆连接和在第二状态中的高欧姆电解耦合的元件。
在下面的描述中使用的术语“晶片”、“衬底”或“半导体衬底”可包括具有半导体表面的任何基于半导体的结构。晶片和结构应被理解为包括硅、绝缘体上硅（SOI）、蓝宝石上硅（SOS）、掺杂和非掺杂半导体、由基极半导体基座支承的硅的外延层以及其它半导体结构。半导体不需要是基于硅的。半导体也可以是硅-锗、锗或砷化镓。根据本申请的实施例，一般地，碳化硅（Sic）或氮化镓（GaN）是半导体衬底材料的另一例子。
如在本说明书中使用的术语“垂直”意图描述布置成垂直于半导体衬底或半导体主体的第一表面的定向。
如在本说明书中使用的术语“横向”和“水平”意图描述平行于半导体衬底或半导体主体的第一表面的定向。这可例如是晶片或管芯的表面。
通常，为了图案化材料层，可使用光刻法的方法，其中适当的光刻胶材料被提供。光刻胶材料使用适当的光掩模用光刻法被图案化。图案化的光刻胶层可在随后的处理步骤期间用作掩模。例如，如常见的，硬掩模层或由例如氮化硅、多晶硅或碳的适当材料制成的层可提供在待图案化的材料层之上。例如，硬掩模层使用蚀刻过程用光刻法被图案化。采用图案化的硬掩模层作为蚀刻掩模，材料层被图案化。
图1示出根据实施例的半导体器件100。半导体器件100在具有第一主表面1100的半导体衬底1000中形成。半导体器件100包括源极区110和漏极区120、相邻于半导体衬底1000的第一主表面1100形成的主体区130和漂移区140。例如，源极区110和漏极区120可掺杂有第一导电型的掺杂剂，且主体区130可掺杂有不同于第一导电型的第二导电型的掺杂剂。漂移区可掺杂有第一导电型的掺杂剂。例如，第一导电型可以是n型，而第二导电型可以是p型。如将被清楚地理解的，掺杂型可反转。栅极电极150布置成相邻于半导体衬底1000的第一主表面1100。栅极电极150可通过栅极介电层155与相邻的半导体材料绝缘。
而且，半导体器件包括通过场介电层170与漂移区140绝缘的场板160。场介电层170的厚度大于栅极介电层155的厚度。如在图1中示出的，栅极电极150布置成相邻于漂移区140的一部分。根据图1所示的实施例，栅极电极150和场板160由一个导电层整体地形成。例如，栅极电极150和场板160可由一个导电层或由导电层的一部分制成。此外，栅极电极150和场板160可被连接。由于从栅极介电层155到场介电层或在场介电层内的厚度的增加，在一个导电层中存在从栅极电极150到场板160的阶跃。
源极区110经由源极接触区112和源极接触插塞113连接到源极导电层115。此外，漏极区120经由漏极接触区122和漏极接触插塞123耦合到漏极导电层125。源极导电层115可与源极端子连接，且漏极导电层125可与漏极端子连接。根据实施例，源极和/或漏极导电层可由金属化层实现。根据另一实施例，这些层可由掺杂多晶硅层实现。如将清楚地理解的，源极和/或漏极导电层可由任何其他导电材料实现。适当的电压可施加在源极端子和漏极端子之间。可以具有第二导电型的补偿层180可布置在漂移区140之下。例如，补偿层180经由补偿层连接182和补偿层接触183与源极端子连接。
根据图1的实施例，源极区110、主体区130、漂移区140和漏极区120以该顺序沿着平行于半导体衬底1000的第一主表面1100的第一方向或x方向布置。因此，该半导体器件实现横向功率器件，其中电流流动大致平行于半导体衬底1000的第一主表面1100。具体地，在这样的横向功率器件中，栅极电极控制在平行于半导体衬底1000的第一主表面1100的方向上的电流流动。
当半导体器件100被接通时，通过将相应的栅极电压施加到栅极电极150，导电逆变沟道在主体区130和栅极电介质155之间的边界处形成。因此，晶体管经由主体区130和漂移区140中的沟道处于从源极区110到漏极区120的导电状态中。在断开的情况下，由于补偿层180的存在，载流子补偿以与在超结器件中的类似的方式发生。此外，在断开状态中，由于场板的存在，电荷载流子被移除。附加于场板的功能的电荷补偿允许在高击穿电压和低接通电阻Ron之间的改进的权衡。
半导体器件100可包括通过隔离沟槽190与功率晶体管分离的另外的部件195。隔离沟槽190可被填充有横向隔离层。根据实施例，隔离沟槽可以是所谓的浅沟槽隔离（STI）隔离沟槽。STI隔离沟槽190可使器件的部件彼此横向分离和绝缘。例如，逻辑电路可在同一半导体衬底中实现并可通过浅沟槽隔离沟槽190从功率器件绝缘。隔离沟槽190可具有大约150到500 nm或更大例如150到300 nm的深度。
根据实施例，场介电沟槽178可在半导体衬底1000中形成。场介电沟槽178从漂移区140中的第一主表面1100延伸。场介电层170可布置在场介电沟槽中。
根据图1所示的实施例，布置在漂移区140和场板160之间的场介电层170的顶表面173布置在比从布置在隔离沟槽190中的浅沟槽隔离层的顶表面191高度h2更大的从半导体衬底1000的第一主表面1100测量的高度h1处。作为结果，晶体管的击穿电压可独立于布置在隔离沟槽190中的浅沟槽隔离层的层厚度而被设置。
在图1的实施例中，场介电层170包括第一区171，其中场介电层的顶表面布置在大约与在隔离沟槽190中形成的浅沟槽隔离层的顶表面191相同的高度处。场介电层还包括第二区172，其中场介电层的顶表面173布置在比布置在隔离沟槽190中的浅沟槽隔离层的顶表面191更大的从半导体衬底1000的第一主表面1100测量的更大的高度处。例如，第二区172可以小于第一区171。如在图1中具体示出的，第二区172布置在漂移区的相邻于漏极区120的侧上，且第一区171布置在漂移区的远离漏极区120的侧上。第一区171和第二区172可布置在场介电沟槽178中。由于该特定的布置，击穿电压可进一步增加或改进。
根据实施例，场介电层170可包括浅沟槽隔离层的材料175和与浅沟槽隔离层的材料不同的材料174。浅沟槽隔离层的材料175可布置在场介电沟槽178的下部分中，且材料174可布置在场介电沟槽178的上部分中。
根据实施例，夹层介电材料105可布置在衬底表面1100与源极和漏极导电层115、125之间。根据实施例，夹层电介质可包括具有k（电容率或相对介电常数）的低值的所谓的低k（low-k）材料。
根据图1的实施例，隔离沟槽190的底侧192布置在与场介电沟槽178的底侧177的深度d1大致相同的从半导体衬底1000的第一主表面1100测量的深度d2处。然而，根据另一实施例，隔离沟槽190的底侧192可布置在比场介电沟槽178的底侧177的深度d1小的深度d2处。
根据图1所示的实施例，有可能使用共同或联合处理方法制造场介电沟槽178和隔离沟槽190用于浅沟槽隔离。例如，场介电沟槽178和隔离沟槽190可通过联合蚀刻步骤形成。而且，场介电层170和浅沟槽隔离层可通过联合过程形成。此外，场介电层170可被形成，使得场介电层170的顶表面173布置在比在隔离沟槽190中形成的浅沟槽隔离层的顶表面191的高度h2更大的从半导体衬底1000的第一主表面1100测量的高度h1处。因此，场介电层170的厚度可被设置，使得器件的电特性可根据特定的要求来设置。具体地，半导体器件的击穿电压以及开关电阻可被设置。此外，通过特别设置场介电层的第二区172的尺寸，具体沿着第一或x方向的尺寸，这些属性可进一步被设置。
图2示出根据另一实施例的半导体器件的横截面视图。图2示出与图1大致相同的部件。根据图2的实施例，隔离沟槽196布置在半导体器件100的相邻部件之间。横向隔离层199布置在隔离沟槽196中。通过所谓的LOCOS过程（硅的局部氧化）来制造包括横向隔离层199的隔离沟槽。根据该过程，硅表面的部分被掩蔽材料掩蔽。随后，硅表面在升高的温度处暴露于氧化大气，例如富氧大气。作为结果，使氧化硅层在硅表面的未覆盖部分上生长。因为该过程消耗硅，隔离沟槽196在硅表面1100中形成。
在图2的实施例中，场介电层170包括第一区171，其中场介电层的顶表面布置在与在隔离沟槽196中形成的横向隔离层的顶表面197大致相同的高度处。场介电层还包括第二区172，其中场介电层的顶表面173布置在比布置在隔离沟槽196中的横向隔离层的顶表面197更大的从半导体衬底1000的第一主表面1100测量的高度处。例如，第二区172可以小于第一区171。根据实施例，第二区172可布置在漂移区的相邻于漏极区120的侧上，且第一区171可布置在漂移区的远离漏极区120的侧上。第一区171和第二区172可布置在场介电沟槽178中。由于该特定的布置，击穿电压可进一步改进。
根据实施例，场介电层170可包括横向隔离层199的材料175和与横向隔离层的材料不同的材料174。横向隔离层的材料175可布置在场介电沟槽178的下部分中，且材料174可布置在场介电沟槽178的上部分中。
根据图2的实施例，隔离沟槽196的底侧198布置在与场介电沟槽178的底侧177的深度d3大致相同的从半导体衬底1000的第一主表面1100测量的深度d4处。然而，根据另一实施例，隔离沟槽196的底侧198可布置在比场介电沟槽178的底侧177的深度d3小的深度d4处。
根据图2所示的实施例，有可能使用共同或联合处理方法制造场介电沟槽178和隔离沟槽196用于横向隔离。例如，为了形成场介电沟槽178和隔离沟槽196，掩蔽材料可在衬底表面1000之上形成并被相应地图案化。因此，可在升高的温度处在氧化大气中执行氧化过程。因而，场介电层170和横向隔离层199可在衬底表面1100的相应区中形成。其后，场介电层170可被形成，使得场介电层170的顶表面173布置在比在隔离沟槽196中形成的横向隔离层的顶表面197的高度h4更大的从半导体衬底1000的第一主表面1100测量的高度h3处。因此，场介电层170的厚度可被设置，使得器件的电特性根据特定的要求来设置。具体地，半导体器件的击穿电压以及开关电阻可被设置。此外，通过特别设置场介电层的第二区172的尺寸，具体沿着第一或x方向的尺寸，这些属性可进一步被设置。
图3A和3B示出根据另外的实施例的半导体器件的横截面视图。除非另有指示，在图3A和3B中的相同部件由相同的参考数字表示，参考数字相对于图1或图2递增100。图3A和3B的半导体器件200包括例如具有第一导电型的源极区210和漏极区220。主体区230和漂移区240安排在源极区210和漏极区220之间。补偿层280布置在漂移区240之下。源极区经由源极接触212和源极接触插塞213与源极导电层215连接。此外，漏极区220经由漏极接触区222和漏极接触插塞223与漏极导电层225连接。漏极导电层225可与漏极端子连接，源极导电层215可与源极端子连接。补偿层280可经由补偿层连接282和补偿层接触283与源极接触插塞213连接。
半导体器件还包括栅极电极250。栅极电介质255可布置在栅极电极250和主体区230之间。源极导电层215布置在栅极电极之上的层中。栅极电极250不与源极导电层215连接。此外，在源极导电层215和半导体衬底1000的第一主表面2100之间的距离大于在栅极电极250和半导体衬底1000的第一主表面2100之间的距离。场介电层270布置在漂移区240的一部分和源极导电层215的一部分之间。场介电层与漂移区240和源极导电层215的部分接触。根据图3A的实施例，源极导电层215的一部分充当场板。
如图3B所示，半导体器件200还包括栅极导电层256。例如，栅极导电层256可实现如通常使用的栅极滑槽（runner）。在图3B中，栅极导电层256和源极导电层215布置在从半导体衬底1000的主表面2100测量的大致相同的高度处。如将清楚地理解的，栅极导电层256和源极导电层215也可布置在不同的高度处。根据图3B的实施例，栅极导电层256的一部分充当场板。
根据图3A和3B的实施例，导电层215、256布置在栅极电极250之上的层中。例如，这可意味着绝缘材料布置在栅极电极250和导电层215、256之间。根据例子，绝缘材料可沿着相对于半导体衬底1000的主表面2100垂直的方向布置在栅极电极250和导电层215、256之间。术语“导电层布置在栅极电极之上的层中”还可意味着导电层和栅极电极通过在例如不同的时刻执行的不同的过程来制造。根据例子，导电层可通过不同于栅极电极的金属化层实现。
根据图3A和3B的实施例，栅极电极250布置成相邻于主体区230，并且还相邻于漂移区240的一部分。图3A和3B的半导体器件还包括用于提供横向隔离的隔离沟槽290。横向隔离使实现功率器件的半导体器件与半导体器件200的另外的部件295横向分离和绝缘。例如，逻辑电路可在同一半导体衬底中实现，并可通过横向隔离沟槽190、196、290从功率器件绝缘。例如，横向隔离沟槽190、290可以用如关于图1所解释的方式实现浅沟槽隔离。横向隔离沟槽190、290可通过蚀刻来形成，后面是形成浅沟槽隔离层。
可选地，以如关于图2所解释的方式，横向隔离沟槽196、290可通过LOCOS过程形成，根据该过程，横向隔离沟槽196、290使用氧化过程来形成。横向隔离层布置在隔离沟槽290中。布置在隔离沟槽290中的横向隔离层的顶表面291布置在比场介电层270的顶表面273的高度更小的从半导体衬底的第一主表面2100测量的高度处。场介电层270可布置在半导体衬底1000中形成的场介电沟槽278中。
而且，隔离沟槽290的底侧292可布置在与场介电沟槽278的底侧277的深度d1大致相同的深度d2处。然而，根据另一实施例，隔离沟槽290的底侧292可布置在比场介电沟槽278的底侧277的深度d1小的深度d2处。包括源极区210和漏极区220的功率晶体管实现如上面关于图1和2讨论的相同的功能性。然而，由于场介电层270的增加的厚度，在给定的击穿特性下，接通电流进一步增加。
而且，根据实施例，夹层电介质205可被实现为具有比二氧化硅小的介电常数的低k电介质。通过用包括例如氧化硅和氮化硅的层堆叠实现场介电层270，半导体器件的击穿电压特性可进一步改进。
在下文中，将更详细解释制造半导体器件的方法的过程。
根据实施例，通过联合处理步骤来制造场氧化物层和浅沟槽隔离层。此外，可通过联合处理步骤来形成场介电沟槽和隔离沟槽。例如，可通过联合蚀刻过程来形成场介电沟槽和隔离沟槽。可替代地，可通过联合氧化过程来形成场介电沟槽和隔离沟槽。根据最近的发展，浅沟槽隔离沟槽的深度减小，使得相应的功率晶体管的击穿电压特性将降级。此外，当蚀刻其中将形成场氧化物的沟槽时，硅尖顶可保留，这归因于例如存在于半导体衬底的主表面上的微粒的缺陷。如将在下文中解释的，通过实现制造半导体器件的所述方法，可提供场介电层的适当厚度。
图4A到4D示出根据实施例的制造半导体器件的方法。图4A示出用于形成填充有绝缘材料的沟槽的起始点的例子。多个沟槽1200、1250、1260在半导体衬底1000的主表面1100中形成。沟槽可通过包括如上面解释的蚀刻和LOCOS过程的任意过程来形成。沟槽1200可以是通常使用的隔离沟槽。此外，沟槽1250是第一场氧化物沟槽，而沟槽1260是第二场氧化物沟槽。可能由于蚀刻不规则性而引起的硅尖顶1500布置在第二场氧化物沟槽1260内。焊盘氮化物层（氮化硅）的其余部分1400布置在相邻沟槽之间。在沟槽1200、1250、1260的每个中的绝缘材料上的一部分从半导体衬底的第一主表面1100突起。沟槽中的绝缘材料可以是可通过沉积由TEOS（正硅酸乙酯），例如通过PECVD（等离子体增强化学气相沉积）方法形成的氧化硅。通常，用于内蚀刻存在于沟槽中的氧化硅的脱釉（deglazing）步骤被执行。
根据图4A所示的实施例，在该脱釉过程期间，一些沟槽1260和沟槽1250的部分被光刻胶层或硬掩模层覆盖，以便在蚀刻过程期间掩蔽这些层的部分。图4B示出在形成光刻胶掩模1300之后的衬底的横截面视图。如所示的，抗蚀剂掩模覆盖第一场氧化物沟槽1250的部分。此外，抗蚀剂掩模完全覆盖第二场氧化物沟槽1260的表面。其后，例如使用湿法蚀刻以HF（氟氢酸）来执行脱釉步骤。
图4C示出产生的结构的例子的横截面视图。如所示的，在STI沟槽1200之上的绝缘材料被蚀刻，而几乎没有绝缘材料从第二场氧化沟槽1260的表面被蚀刻。而且，在第一场氧化物沟槽1250之上的氧化硅层的一部分被蚀刻。
其后，焊盘氮化物层1400的其余部分被移除。图4D示出产生的结构的例子。如进一步特别示出的，存在于第一场氧化物沟槽1250中的场介电层包括第一区1710，其中氧化硅材料被内蚀刻。因此，在第一区1710中的顶表面1740大致在与隔离沟槽1200中的氧化硅层的顶表面1910的高度h2相同的高度处。此外，与第一区1710的顶表面1740相比，第二区1720的顶表面1730布置在离半导体衬底1000的第一主表面1100更大的距离或高度h1处。在第二场氧化物沟槽1260之上的绝缘材料的顶表面1730布置在高度h1处。而且，高度h1大于在隔离沟槽1200中的介电材料的顶表面1910的高度h2。如上面关于图1到3所讨论的，通过设置第一区1710的尺寸，可进一步设置功率器件的击穿特性。
图5A到5D示出根据实施例的另一方法。起始点是包括可以用与根据图4A到4D的实施例相似的方式形成的隔离沟槽1200、1250、1260的半导体衬底1100。例如，可通过蚀刻或通过LOCOS过程来形成隔离沟槽1200、1250和1260。此外，隔离沟槽1200、1250、1260中的绝缘材料被内蚀刻，使得在所有沟槽中的绝缘材料的表面大致在半导体衬底1000的第一主表面1100之上的小高度处。隔离沟槽包括用于提供横向隔离的隔离沟槽1200以及第一场氧化物沟槽1250和第二场氧化物沟槽1260。例如，在硅衬底1000中形成的沟槽可具有大约150到500 nm或更大的深度。其后，薄氮化硅层1650形成，后面是另外的氧化硅层。例如，氮化硅层1650可具有大约5到15 nm的厚度。此外，氧化硅层可具有大约20到250 nm的厚度。氮化硅层1650和氧化硅层1660可通过共同过程来形成。例如，使用TEOS作为起始材料的PECVD可被使用。
图5B示出产生的结构的例子。其后，光刻胶层在产生的表面上形成并被图案化，以便形成光刻胶图案1300。图5C示出产生的结构的例子。如特别示出的，氧化硅层1660的部分被光刻胶材料1300覆盖。具体地，在第一场氧化物沟槽1250之上的光刻胶层只布置在第一场氧化物沟槽1250的部分之上，而光刻胶层1300在整个第二场氧化物沟槽1260之上形成。其后，蚀刻步骤被执行，以便蚀刻氧化硅层1660和氮化硅层1650。例如，氧化硅可相对于氮化硅被选择性地蚀刻，反之亦然，使得当蚀刻氧化硅层1660时，氮化硅层1650充当蚀刻挡块。
图5D示出在执行相应的蚀刻步骤之后的产生的结构的例子。如所示的，场氧化物层1730在第一场氧化物沟槽的一部分之上形成。因此，以与图4D中所示的类似的方式，在第一场氧化物沟槽1250中的场氧化物层包括第一区1710和第二区1720。此外，氧化硅层1660布置在整个第二场氧化物沟槽1260之上。
图6概述用于制造半导体器件的方法的一些过程。如所示的，制造半导体衬底中的半导体器件的方法可包括在半导体衬底中形成隔离沟槽（S10）和在隔离沟槽中形成横向隔离层以横向绝缘半导体器件中的相邻部件，形成源极区和漏极区（S30），形成主体区和漂移区以便布置在源极区和漏极区之间（S40），形成相邻于主体区的至少一部分的栅极电极（S50），以及形成相邻于漂移区的至少一部分的场板（S55）。
该方法还包括形成场介电层（S20）以便布置在漂移区和场板之间，其中场介电层被形成，使得场介电层的顶表面布置在比横向隔离层的顶表面更大的从半导体衬底的第一主表面测量的高度处。根据实施例，在隔离沟槽中形成横向隔离层和形成场介电层（S20）可通过联合处理方法来完成。此外，形成栅极电极（S50）和形成场板（S55）可通过联合处理方法来完成。
虽然在本文示出和描述了特定的实施例，本领域中的普通技术人员将认识到，各种可替代和/或等效的实现可代替所示出和所描述的特定实施例，而不偏离本发明的范围。本申请意图涵盖在本文讨论的特定实施例的任何改编或变型。因此，意图仅由权利要求及其等效物来限定本发明。

Claims (27)

1. 一种在半导体衬底中形成的半导体器件，包括：
在所述半导体衬底中的隔离沟槽，用于使所述半导体器件的相邻部件横向绝缘，横向隔离层布置在所述隔离沟槽中；
源极区和漏极区；
布置在所述源极区和所述漏极区之间的主体区和漂移区；
相邻于所述主体区的至少一部分的栅极电极；以及
相邻于所述漂移区的至少一部分的场板，场介电层布置在所述漂移区和所述场板之间，所述场介电层的顶表面布置在比所述横向隔离层的顶表面更大的从所述半导体衬底的第一主表面测量的高度处。
2. 如权利要求1所述的半导体器件，其中所述场板和所述栅极电极被整体地形成。
3. 如权利要求1所述的半导体器件，其中所述场介电层安排在所述衬底中的场介电沟槽中。
4. 如权利要求1所述的半导体器件，其中所述场介电层的下部分包括所述横向隔离层的材料，并且所述场介电层的上部分包括与所述横向隔离层的材料不同的绝缘材料。
5. 如权利要求4所述的半导体器件，其中所述绝缘材料包括氮化硅。
6. 如权利要求1所述的半导体器件，其中所述隔离沟槽配置成提供浅沟槽隔离。
7. 如权利要求1所述的半导体器件，其中所述隔离沟槽是LOCOS（“硅的局部氧化”）沟槽。
8. 如权利要求1所述的半导体器件，其中所述场板由导电层实现，所述导电层布置在所述栅极电极之上的层中，并与所述源极区和所述栅极电极之一连接。
9. 如权利要求1所述的半导体器件，其中所述源极区、所述漏极区、所述主体区和所述漂移区沿着第一方向安排，所述第一方向平行于所述半导体衬底的所述第一主表面，所述源极区、所述漏极区、所述主体区和所述漂移区形成横向晶体管。
10. 如权利要求1所述的半导体器件，其中所述源极区和所述漏极区掺杂有第一导电型的掺杂剂，所述主体区掺杂有第二导电型的掺杂剂，且所述主体区掺杂有所述第一导电型的掺杂剂，所述半导体器件还包括补偿层，所述补偿层包括布置成相邻于所述漂移区的所述第二导电型的掺杂部分，所述补偿层连接到源极端子。
11. 如权利要求1所述的半导体器件，其中所述场介电层包括第一区和第二区，在所述第一区中所述场介电层的顶表面布置在与所述横向隔离层的顶表面大致相同的高度处，以及在所述第二区中所述场介电层的顶表面布置在比所述横向隔离层的顶表面更大的从所述半导体衬底的所述第一主表面测量的高度处。
12. 如权利要求11所述的半导体器件，其中所述第二区布置在所述漂移区的相邻于所述漏极区的侧上，且所述第一区布置在所述漂移区的远离所述漏极区的侧上。
13. 一种半导体器件，包括：
源极区和漏极区；
布置在所述源极区和所述漏极区之间的主体区和漂移区；
相邻于所述主体区的至少一部分的栅极电极；
在所述栅极电极之上的层中的导电层，所述导电层与所述源极区和所述栅极电极之一连接；以及
布置在所述漂移区和所述导电层的一部分之间的场介电层，所述场介电层与所述漂移区和所述导电层的所述部分接触。
14. 如权利要求13所述的半导体器件，其中所述场介电层包括至少两个不同的介电层。
15. 如权利要求13所述的半导体器件，其中所述半导体器件的部件在具有第一主表面的半导体衬底中形成，所述半导体器件还包括布置在所述半导体衬底中形成的所述半导体器件的部件之间的低k介电材料和在所述半导体衬底之上形成的金属化层，其中所述场介电层包括氧化硅。
16. 如权利要求13所述的半导体器件，其中所述场介电层布置在所述半导体衬底中的场介电沟槽中。
17. 如权利要求16所述的半导体器件，还包括：
在所述半导体衬底中的隔离沟槽，用于使所述半导体器件的相邻部件横向绝缘；以及
布置在所述隔离沟槽中的横向隔离层。
18. 一种在半导体衬底中制造半导体器件的方法，所述方法包括：
在所述半导体衬底中形成隔离沟槽和在所述隔离沟槽中形成横向隔离层以使所述半导体器件的相邻部件横向绝缘，
形成源极区和漏极区；
在所述源极区和所述漏极区之间形成主体区和漂移区；
形成相邻于所述主体区的至少一部分的栅极电极；
形成相邻于所述漂移区的至少一部分的场板；以及
在所述漂移区和所述场板之间形成场介电层，
其中所述场介电层形成为使得所述场介电层的顶表面布置在比所述横向隔离层的顶表面更大的从所述半导体衬底的第一主表面测量的高度处。
19. 如权利要求18所述的方法，还包括在所述半导体衬底中形成场介电沟槽，其中所述场介电层在所述场介电沟槽中形成。
20. 如权利要求18所述的方法，其中所述隔离沟槽通过蚀刻过程来形成。
21. 如权利要求20所述的方法，其中所述场介电沟槽和所述隔离沟槽通过联合蚀刻过程来形成。
22. 如权利要求18所述的方法，其中所述隔离沟槽通过氧化过程来形成。
23. 如权利要求22所述的方法，其中所述场介电沟槽和所述隔离沟槽通过联合氧化过程来形成。
24. 如权利要求18所述的方法，其中所述场介电沟槽的一部分和所述横向隔离层通过联合处理来形成。
25. 如权利要求24所述的方法，其中形成所述场介电层还包括形成不同于所述横向隔离层的第二绝缘材料。
26. 如权利要求25所述的方法，其中形成所述场介电层还包括形成不同于所述第二绝缘材料的第三绝缘材料。
27. 如权利要求24所述的方法，其中形成所述横向隔离层包括蚀刻所述横向隔离层的上部分，其中所述场介电层的至少一部分在蚀刻所述横向隔离层的上部分期间被掩模材料覆盖。
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