JP7398339B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、例えば、ＬＤＭＯＳＦＥＴを有する半導体装置およびその製造方法に好適に利用できるものである。
ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）として、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)がある。ＬＤＭＯＳＦＥＴは、高いドレイン耐圧を有している。
ＬＤＭＯＳＦＥＴのゲート絶縁膜として、ソース側よりもドレイン側で厚くする構造（Stepped Oxide（ＳＯＸ）構造）を採用する技術がある（例えば非特許文献１）。ＬＤＭＯＳＦＥＴのゲート絶縁膜の厚さを、ソース側よりもドレイン側で厚くすることにより、耐圧（絶縁耐圧）を向上させることができる。
Der-Gao Lin et al. , "A Novel LDMOS Structure With A Step Gate Oxide", IEDM 1995
ＬＤＭＯＳＦＥＴを有する半導体装置において、できるだけ信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板と、前記半導体基板中に形成された第１導電型のソース領域およびドレイン領域と、前記半導体基板中に前記ソース領域を囲むように形成された前記第１導電型とは反対の第２導電型の第１半導体領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、を有する。前記ゲート絶縁膜は、平面視において互いに隣り合う第１ゲート絶縁膜および第２ゲート絶縁膜を有する。前記ゲート電極のゲート長方向において、前記第１ゲート絶縁膜は前記ソース領域側に位置し、かつ、前記第２ゲート絶縁膜は前記ドレイン領域側に位置する。前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜よりも薄い。前記第２ゲート絶縁膜は、前記半導体基板上の第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜と、を有する積層膜からなる。前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きい。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の構造について＞
本発明の一実施の形態の半導体装置を図面を参照して説明する。図１は、本実施の形態の半導体装置の要部断面図であり、ゲート長方向に略平行な断面が示されている。
本実施の形態の半導体装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置であり、ここでは、ＭＩＳＦＥＴとしてＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor)を有する半導体装置である。
なお、本願において、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)またはＬＤＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。また、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ素子の一種である。
以下、本実施の形態の半導体装置の構造について、図１を参照して具体的に説明する。
図１に示されるように、ＭＩＳＦＥＴとして、ＬＤＭＯＳＦＥＴが、半導体基板ＳＵＢの主面に形成されている。半導体基板ＳＵＢは、例えばホウ素（Ｂ）などのｐ型不純物が導入されたｐ＋型の単結晶シリコンなどからなる半導体基板である基板本体ＳＢと、基板本体ＳＢの主面上に形成された、ｐ－型の単結晶シリコンなどからなるエピタキシャル層（半導体層）ＥＰと、を有している。このため、半導体基板ＳＵＢは、いわゆるエピタキシャルウエハである。基板本体ＳＢの不純物濃度（ｐ型不純物濃度）は、エピタキシャル層ＥＰの不純物濃度（ｐ型不純物濃度）よりも高い。エピタキシャル層ＥＰも半導体基板ＳＵＢの一部とみなすことができる。また、基板本体ＳＢとエピタキシャル層ＥＰとの間に、ｎ型の埋込層（半導体層）が介在する場合もあり得る。
エピタキシャル層ＥＰの主面には、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などを用いて絶縁体（絶縁膜）からなる素子分離領域（図示せず）が形成されている。
エピタキシャル層ＥＰの上部（上層部）には、ｎ型半導体領域（ｎ型ウエル）ＮＷとｐ型半導体領域（ｐ型ボディ領域、ｐ型ウエル）ＰＷとが形成されている。ｎ型半導体領域ＮＷとｐ型半導体領域ＰＷとは、互いに隣接している。ｐ型半導体領域ＰＷの不純物濃度（ｐ型不純物濃度）は、エピタキシャル層ＥＰの不純物濃度（ｐ型不純物濃度）よりも高い。ｐ型半導体領域ＰＷは、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能も有している。ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間において、ゲート電極ＧＥの下に位置する部分のｐ型半導体領域ＰＷの上部（上層部）が、ＬＤＭＯＳＦＥＴのチャネル形成領域となる。
ｐ型半導体領域ＰＷ内に、ｎ型ソース領域（ｎ型半導体領域）ＳＲが形成されている。また、ｐ型半導体領域ＰＷ内には、ｎ型ソース領域ＳＲと隣接するように、ｐ型半導体領域ＢＣが形成されている。言い換えると、ｐ型半導体領域ＰＷは、ｎ型ソース領域ＳＲおよびｐ型半導体領域ＢＣを囲むように形成されている。このため、ｎ型ソース領域ＳＲの底面および側面（ｐ型半導体領域ＢＣと接する側面以外の側面）は、ｐ型半導体領域ＰＷで覆われている。ｎ型ソース領域ＳＲは、ＬＤＭＯＳＦＥＴのソース領域として機能するｎ型半導体領域である。ｐ型半導体領域ＢＣの不純物濃度（ｐ型不純物濃度）は、ｐ型半導体領域ＰＷの不純物濃度（ｐ型不純物濃度）よりも高い。
ｎ型半導体領域ＮＷ内に、ｎ型ドレイン領域（ｎ型半導体領域）ＤＲが形成されている。言い換えると、ｎ型半導体領域ＮＷは、ｎ型ドレイン領域ＤＲを囲むように形成されている。このため、ｎ型ドレイン領域ＤＲの底面および側面は、ｎ型半導体領域ＮＷで覆われている。ｎ型ドレイン領域ＤＲは、ＬＤＭＯＳＦＥＴのドレイン領域として機能するｎ型半導体領域である。ｎ型ドレイン領域ＤＲの不純物濃度（ｎ型不純物濃度）は、ｎ型半導体領域ＮＷの不純物濃度（ｎ型不純物濃度）よりも高い。ｎ型ドレイン領域ＤＲとｎ型ソース領域ＳＲとは、ゲート電極ＧＥのゲート長方向において、互いに離間している。
ゲート電極ＧＥのゲート長方向において、ｐ型半導体領域ＰＷとｎ型ドレイン領域ＤＲとの間には、ｎ型ドレイン領域ＤＲよりも不純物濃度（ｎ型不純物濃度）が低いｎ型半導体領域ＮＷが介在している。このため、ＬＤＭＯＳＦＥＴのチャネル形成領域とｎ型ドレイン領域ＤＲとの間には、ｎ型ドレイン領域ＤＲよりも低不純物濃度のｎ型半導体領域ＮＷが存在し、そのｎ型半導体領域ＮＷは、ｎ型ドリフト領域として機能することができる。従って、ゲート電極ＧＥのゲート長方向において、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間には、チャネル形成領域とｎ型半導体領域ＮＷとが存在し、ｎ型ソース領域ＳＲ側にチャネル形成領域が位置し、ｎ型ドレイン領域ＤＲ側にｎ型半導体領域ＮＷが位置している。チャネル形成領域は、ｎ型ソース領域ＳＲとｎ型半導体領域ＮＷとに隣接している。
エピタキシャル層ＥＰの表面上には、絶縁膜（ゲート絶縁膜）ＧＦを介して、ＬＤＭＯＳＦＥＴのゲート電極ＧＥが形成されている。すなわち、半導体基板ＳＵＢのエピタキシャル層ＥＰには、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとが形成されており、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間のエピタキシャル層ＥＰ上に、絶縁膜ＧＦを介してゲート電極ＧＥが形成されている。絶縁膜ＧＦは、ＬＤＭＯＳＦＥＴのゲート絶縁膜として機能することができる。
ゲート電極ＧＥは、例えば、ｎ型の多結晶シリコン膜の単体膜あるいはｎ型の多結晶シリコン膜と金属シリサイド層との積層膜などからなる。ゲート電極ＧＥの側壁（側面）上には、絶縁膜（例えば酸化シリコン膜）からなるサイドウォールスペーサ（側壁絶縁膜）ＳＷが形成されている。
平面視において、ゲート電極ＧＥはｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間に配置されている。ゲート電極ＧＥに閾値電圧以上の電圧が印加されると、ゲート電極ＧＥの下に位置する部分のｐ型半導体領域ＰＷの上部（上層部）にチャネル（ｎ型反転層）が形成され、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとが、チャネル（ｎ型反転層）およびｎ型半導体領域ＮＷを通じて導通する。
ゲート電極ＧＥの下に存在する絶縁膜ＧＦのうち、ソース側の部分は、相対的に薄い絶縁膜ＴＺからなり、ドレイン側の部分は、相対的に厚い絶縁膜ＳＺからなる。すなわち、絶縁膜ＧＦは、平面視において互いに隣り合う絶縁膜ＴＺおよび絶縁膜ＳＺを有し、ゲート電極ＧＥのゲート長方向において、絶縁膜ＴＺはｎ型ソース領域ＳＲ側に位置し、かつ、絶縁膜ＳＺはｎ型ドレイン領域ＤＲ側に位置している。絶縁膜ＳＺは、絶縁膜ＴＺと接続（隣接）する位置からｎ型ドレイン領域ＤＲ方向に延在している。絶縁膜ＴＺの厚さは、絶縁膜ＳＺの厚さよりも薄い。
絶縁膜ＳＺは、複数の絶縁膜が積層された積層膜（積層絶縁膜）からなり、好ましくは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上の窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上の酸化シリコン膜ＯＸ２との積層膜からなる。酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＴおよび酸化シリコン膜ＯＸ２の積層膜は、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。酸化シリコン膜ＯＸ１および酸化シリコン膜ＯＸ２のそれぞれのバンドギャップは、窒化シリコン膜ＮＴのバンドギャップよりも大きい。
酸化シリコン膜ＯＸ１は、好ましくは熱酸化膜またはＣＶＤ膜であり、窒化シリコン膜ＮＴは、好ましくはＣＶＤ膜であり、酸化シリコン膜ＯＸ２は、好ましくは熱酸化膜またはＣＶＤ膜である。ここで、熱酸化膜とは、熱酸化法を用いて形成された膜に対応し、ＣＶＤ膜とは、ＣＶＤ法を用いて形成された膜に対応している。酸化シリコン膜ＯＸ１の厚さは、例えば５～１５ｎｍ（５ｎｍ以上かつ１５ｎｍ以下）程度とすることができ、窒化シリコン膜ＮＴの厚さは、例えば５～１５ｎｍ程度とすることができ、酸化シリコン膜ＯＸ２の厚さは、例えば５～１５ｎｍ程度とすることができる。
絶縁膜ＳＺは、電荷保持（電荷蓄積）機能を有し、それゆえ、半導体基板ＳＵＢからゲート電極ＧＥへ電荷が注入されるのを抑制または防止する機能を有している。このため、絶縁膜ＳＺは、少なくとも３層の積層構造を有し、電荷ブロック層として機能する外側の層（ここでは酸化シリコン膜ＯＸ１、ＯＸ２）のポテンシャル障壁高さに比べ、電荷保持部として機能する内側の層（ここでは窒化シリコン膜ＮＴ）のポテンシャル障壁高さが低くなる。
絶縁膜ＳＺのトップ絶縁膜（ここでは酸化シリコン膜ＯＸ２）とボトム絶縁膜（ここでは酸化シリコン膜ＯＸ１）のそれぞれのバンドギャップは、トップ絶縁膜とボトム絶縁膜との間の電荷保持層（ここでは窒化シリコン膜ＮＴ）のバンドギャップよりも大きい。これにより、電荷保持層（窒化シリコン膜ＮＴ）を挟むトップ絶縁膜（ここでは酸化シリコン膜ＯＸ２）とボトム絶縁膜（ここでは酸化シリコン膜ＯＸ１）とが、それぞれ、電荷保持層（窒化シリコン膜ＮＴ）に電荷を閉じ込めるための電荷ブロック層として機能することができる。
絶縁膜ＴＺは、単層の絶縁膜からなり、好ましくは酸化シリコン膜からなり、更に好ましくは熱酸化膜（熱酸化法で形成された酸化シリコン膜）からなる。絶縁膜ＴＺの厚さは、例えば４～２０ｎｍ程度とすることができる。
ゲート電極ＧＥの側面にサイドウォールスペーサＳＷが形成されているが、サイドウォールスペーサＳＷのうち、ｎ型ソース領域ＳＲ側に形成されたサイドウォールスペーサＳＷ１は、エピタキシャル層ＥＰ上に位置し、ｎ型ドレイン領域ＤＲ側に形成されたサイドウォールスペーサＳＷ２は、絶縁膜ＳＺ上に位置している。すなわち、絶縁膜ＳＺは、平面視においてゲート電極ＧＥと重なる部分（すなわちゲート電極ＧＥの下に位置する部分）と、平面視においてゲート電極ＧＥと重ならない部分（すなわちゲート電極ＧＥからｎ型ドレイン領域ＤＲ方向にはみ出す部分）とを有しており、サイドウォールスペーサＳＷ２は、平面視においてゲート電極ＧＥと重ならない部分の絶縁膜ＳＺ上に形成されている。一方、サイドウォールスペーサＳＷ１は、絶縁膜ＴＺ上ではなく、エピタキシャル層ＥＰ上に（エピタキシャル層ＥＰに接するように）形成されている。
半導体基板ＳＵＢの主面上には、すなわちエピタキシャル層ＥＰの主面上には、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、絶縁膜（層間絶縁膜）ＩＬが形成されている。絶縁膜ＩＬは、例えば酸化シリコン膜からなる。相対的に薄い窒化シリコン膜と、該窒化シリコン上の相対的に厚い酸化シリコン膜との積層膜により、絶縁膜ＩＬを形成することもできる。絶縁膜ＩＬの上面は平坦化されている。
絶縁膜ＩＬには、コンタクトホール（貫通孔）が形成され、コンタクトホール内には、タングステン（Ｗ）膜を主体とする導電性のプラグ（コンタクトプラグ、接続用埋込導体部）ＰＧが埋め込まれている。プラグＰＧは、ｎ型ソース領域ＳＲ、ｎ型ドレイン領域ＤＲおよびｐ型半導体領域ＢＣのそれぞれ上に形成されている。ここで、ｎ型ソース領域ＳＲ上に形成されてそのｎ型ソース領域ＳＲと電気的に接続されたプラグＰＧを、プラグＰＧＳと称することとする。また、ｎ型ドレイン領域ＤＲ上に形成されてそのｎ型ドレイン領域ＤＲと電気的に接続されたプラグＰＧを、プラグＰＧＤと称することとする。また、ｐ型半導体領域ＢＣ上に形成されてそのｐ型半導体領域ＢＣと電気的に接続されたプラグＰＧを、プラグＰＧＢと称することとする。プラグＰＧは、ゲート電極ＧＥ上にも形成され得るが、図１の断面図では、ゲート電極ＧＥ上のプラグＰＧは図示されない。
プラグＰＧが埋め込まれた絶縁膜ＩＬ上には、アルミニウム（Ａｌ）またはアルミニウム合金などを主体とする導電膜からなる配線（第１層配線）Ｍ１が形成されている。配線Ｍ１は、アルミニウム配線が好適であるが、他の金属材料を用いた配線、例えばタングステン配線とすることもできる。
配線Ｍ１は、プラグＰＧＳを介してｎ型ソース領域ＳＲに電気的に接続するソース配線Ｍ１Ｓと、プラグＰＧＤを介してｎ型ドレイン領域ＤＲに電気的に接続するドレイン配線Ｍ１Ｄと、を有している。また、ソース配線Ｍ１Ｓは、プラグＰＧＢを介してｐ型半導体領域ＢＣと電気的に接続されている。このため、ソース配線Ｍ１ＳからプラグＰＧＳを介してｎ型ソース領域ＳＲに供給される電位（ソース電位）と同じ電位が、ソース配線Ｍ１ＳからプラグＰＧＢを介してｐ型半導体領域ＢＣに供給され、更にｐ型半導体領域ＢＣからｐ型半導体領域ＰＷに供給される。配線Ｍ１は、プラグＰＧを介してゲート電極ＧＥに電気的に接続するゲート配線を更に有することができるが、図１の断面図では、ゲート配線は図示されない。
絶縁膜ＩＬおよび配線Ｍ１よりも上層の構造については、ここではその図示および説明は省略する。
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。図２～図１６は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１に対応する断面が示されている。なお、ここでは、本実施の形態の半導体装置の製造工程の好適な一例について説明するが、これに限定されず、種々変更可能である。
半導体装置を製造するには、まず、図２に示されるように、例えばｐ＋型の単結晶シリコンなどからなる基板本体ＳＢと、基板本体ＳＢの主面上に形成されたｐ－型の単結晶シリコンなどからなるエピタキシャル層ＥＰとを有する半導体基板ＳＵＢを準備する。
次に、半導体基板ＳＵＢのエピタキシャル層ＥＰの主面に、例えばＳＴＩ法またはＬＯＣＯＳ法などを用いて素子分離領域（図示せず）を形成する。
次に、図３に示されるように、半導体基板ＳＵＢのエピタキシャル層ＥＰの上部（上層部）に、イオン注入法を用いてｎ型不純物を導入することにより、ｎ型半導体領域ＮＷを形成する。
次に、半導体基板ＳＵＢのエピタキシャル層ＥＰの表面を清浄化した後、図４に示されるように、半導体基板ＳＵＢのエピタキシャル層ＥＰの主面（表面）上に、絶縁膜ＳＺ１を形成する。絶縁膜ＳＺ１は、複数の絶縁膜が積層された積層膜（積層絶縁膜）からなり、好ましくは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上の窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上の酸化シリコン膜ＯＸ２との積層膜からなる。
絶縁膜ＳＺ１を形成するには、例えば、まず酸化シリコン膜ＯＸ１を熱酸化法またはＣＶＤ法により形成してから、酸化シリコン膜ＯＸ１上に窒化シリコン膜ＮＴをＣＶＤ法で堆積し、更に窒化シリコン膜ＮＴ上に酸化シリコン膜ＯＸ２をＣＶＤ法または熱酸化法あるいはその両方で形成する。これにより、酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＴおよび酸化シリコン膜ＯＸ２の積層膜からなる絶縁膜ＳＺ１を形成することができる。また、酸化シリコン膜ＯＸ１は、ｎ型半導体領域ＮＷ形成用のイオン注入の前に、形成することもできる。
次に、図５に示されるように、絶縁膜ＳＺ１上にフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて絶縁膜ＳＺ１をエッチングすることにより、絶縁膜ＳＺ１のうちの不要な部分（フォトレジストパターンから露出される部分）を除去する。これにより、絶縁膜ＳＺ１がパターニングされて、残存する絶縁膜ＳＺ１（パターニングされた絶縁膜ＳＺ１）からなる絶縁膜ＳＺが形成される。
次に、図６に示されるように、半導体基板ＳＵＢのエピタキシャル層ＥＰの表面に絶縁膜ＴＺ１を形成する。絶縁膜ＴＺ１は、好ましくは酸化シリコン膜からなり、熱酸化法により形成することができる。絶縁膜ＴＺ１は、エピタキシャル層ＥＰの表面のうち、絶縁膜ＳＺが形成されていない領域（すなわちエピタキシャル層ＥＰの露出面）に、形成される。このため、半導体基板ＳＵＢのエピタキシャル層ＥＰの表面には、絶縁膜ＴＺ１が形成されている領域と、絶縁膜ＳＺが形成されている領域とがあり、絶縁膜ＴＺ１は、絶縁膜ＳＺと隣接するように形成される。
次に、図７に示されるように、半導体基板ＳＵＢの主面上に、従って絶縁膜ＴＺ１，ＳＺ上に、ゲート電極ＧＥ用の導電膜（導体膜）として、シリコン膜ＰＳを形成する。シリコン膜ＰＳは、例えばポリシリコン膜からなり、ＣＶＤ法などを用いて形成することができる。エピタキシャル層ＥＰの表面のうち、絶縁膜ＳＺが形成されている領域では、その絶縁膜ＳＺ上にシリコン膜ＰＳが形成され、エピタキシャル層ＥＰの表面のうち、絶縁膜ＴＺ１が形成されている領域では、その絶縁膜ＴＺ１上にシリコン膜ＰＳが形成される。素子分離領域が形成されている領域では、その素子分離領域上にシリコン膜ＰＳが形成される。
次に、図８に示されるように、シリコン膜ＰＳ上にフォトレジストパターンＲＰ１を形成する。それから、フォトレジストパターンＲＰ１をエッチングマスクとして用いて、シリコン膜ＰＳをエッチングする。これにより、ソース側のシリコン膜ＰＳが除去される。
次に、図９に示されるように、フォトレジストパターンＲＰ１およびシリコン膜ＰＳをイオン注入素子マスクとして用いて、半導体基板ＳＵＢのエピタキシャル層ＥＰにイオン注入法によりｐ型不純物を導入することにより、半導体基板ＳＵＢのエピタキシャル層ＥＰにｐ型半導体領域ＰＷを形成する。このイオン注入の際には、斜めイオン注入を用いる。これにより、ｐ型半導体領域ＰＷの一部は、ゲート電極ＧＥと平面視で重なり、従って、ｐ型半導体領域ＰＷの一部は、ゲート電極ＧＥの下方に存在する。その後、フォトレジストパターンＲＰ１は除去する。
次に、図１０に示されるように、シリコン膜ＰＳ上にフォトレジストパターンＲＰ２を形成する。ｐ型半導体領域ＰＷは、フォトレジストパターンＲＰ２で覆われる。それから、フォトレジストパターンＲＰ２をエッチングマスクとして用いて、シリコン膜ＰＳをエッチングする。これにより、ドレイン側のシリコン膜ＰＳが除去される。その後、フォトレジストパターンＲＰ２は除去され、図１１はこの段階が示されている。フォトレジストパターンＲＰ１を用いたエッチングと、フォトレジストパターンＲＰ２を用いたエッチングとにより、シリコン膜ＰＳがパターニングされて、ゲート電極ＧＥが形成される。ゲート電極ＧＥは、パターニングされたシリコン膜ＰＳからなり、ゲート電極ＧＥのソース側の端部（側面）は、フォトレジストパターンＲＰ１を用いたエッチングにより形成され、ゲート電極ＧＥのドレイン側の端部（側面）は、フォトレジストパターンＲＰ２を用いたエッチングにより形成される。ゲート電極ＧＥの下に残存する絶縁膜ＴＺ１が、上記絶縁膜ＴＺとなる。ゲート電極ＧＥは、半導体基板ＳＵＢのエピタキシャル層ＥＰ上に、絶縁膜ＴＺ，ＳＺを介して形成される。
次に、図１２に示されるように、イオン注入法を用いて半導体基板ＳＵＢのエピタキシャル層ＥＰにｎ型不純物を導入することにより、ｎ型ドレイン領域ＤＲおよびｎ型ソース領域ＳＲを形成し、イオン注入法を用いて半導体基板ＳＵＢのエピタキシャル層ＥＰにｐ型不純物を導入することにより、ｐ型半導体領域ＢＣを形成する。エピタキシャル層ＥＰにおいて、ｎ型ソース領域ＳＲおよびｐ型半導体領域ＢＣはｐ型半導体領域ＰＷ内に形成され、ｎ型ドレイン領域ＤＲはｎ型半導体領域ＮＷ内に形成される。ｎ型ドレイン領域ＤＲとｎ型ソース領域ＳＲとは、同じイオン注入工程または別々のイオン注入工程で形成することができる。
次に、図１３に示されるように、ゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷを形成する。例えば、半導体基板ＳＵＢの主面上に、ゲート電極ＧＥを覆うように、サイドウォールスペーサＳＷ形成用の絶縁膜をＣＶＤ法などを用いて形成した後、その絶縁膜を異方性エッチング技術を用いてエッチバックすることにより、サイドウォールスペーサＳＷを形成することができる。ゲート電極ＧＥの側壁上に形成されたサイドウォールスペーサＳＷは、絶縁膜ＳＺ上に位置している。すなわち、側面がゲート電極ＧＥに接しているサイドウォールスペーサＳＷの底面は、絶縁膜ＳＺの上面に接している。ｎ型ドレイン領域ＤＲおよびｎ型ソース領域ＳＲの一方または両方を、サイドウォールスペーサＳＷ形成後に形成することもできる。また、ｎ型ソース領域ＳＲに、ＬＤＤ（Lightly doped Drain）構造を適用することもできる。
次に、図１４に示されるように、半導体基板ＳＵＢの主面上に、すなわちエピタキシャル層ＥＰ上に、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬをＣＶＤ法などを用いて形成する。絶縁膜ＩＬの形成後、絶縁膜ＩＬの上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨して平坦化することもできる。
次に、図１５に示されるように、絶縁膜ＩＬ上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして絶縁膜ＩＬをエッチングすることにより、絶縁膜ＩＬにコンタクトホール（貫通孔）を形成してから、コンタクトホール内に、接続用の導電体部として、導電性のプラグＰＧを形成する。
例えば、コンタクトホールの底面および側壁上を含む絶縁膜ＩＬ上にバリア導体膜を形成してから、そのバリア導体膜上に主導体膜（例えばタングステン膜）をコンタクトホール内を埋めるように形成し、その後、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法などによって除去する。これにより、プラグＰＧを形成することができる。
次に、図１６に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ上に配線Ｍ１を形成する。例えば、プラグＰＧが埋め込まれた絶縁膜ＩＬ上に、配線Ｍ１形成用の導電膜を形成してから、この導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パターニングされた導電膜からなる配線Ｍ１を形成することができる。以降の工程については、ここではその図示および説明を省略する。
＜主要な特徴と効果について＞
図１７は、本実施の形態の半導体装置の要部断面図であり、上記図１の一部を拡大して示してある。ゲート電極ＧＥに閾値電圧以上の電圧（電位）が印加されると、ゲート電極ＧＥの下に位置する部分のｐ型半導体領域ＰＷの上部（上層部）にチャネル（ｎ型反転層）ＣＨが形成されるが、このチャネルＣＨを、図１７ではドットのハッチングを付して示してある。チャネルＣＨが形成されると、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとが、チャネルＣＨおよびｎ型半導体領域ＮＷを通じて導通する。
本実施の形態の半導体装置は、半導体基板ＳＵＢ中に互いに離間して形成されたｎ型ソース領域ＳＲおよびｎ型ドレイン領域ＤＲと、半導体基板ＳＵＢ中にｎ型ソース領域ＳＲを囲むように形成されたｐ型半導体領域ＰＷ（第１半導体領域）と、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間の半導体基板ＳＵＢ上に絶縁膜ＧＦ（ゲート絶縁膜）を介して形成されたゲート電極ＧＥと、を有する。
本実施の形態の主要な特徴の一つは、ゲート絶縁膜である絶縁膜ＧＦは、平面視において互いに隣り合う絶縁膜ＴＺ（第１ゲート絶縁膜）および絶縁膜ＳＺ（第２ゲート絶縁膜）を有していることである。ゲート電極ＧＥのゲート長方向において、絶縁膜ＴＺ（第１ゲート絶縁膜）はｎ型ソース領域ＳＲに位置し、かつ、絶縁膜ＳＺ（第２ゲート絶縁膜）はｎ型ドレイン領域ＤＲ側に位置しており、絶縁膜ＴＺ（第１ゲート絶縁膜）は絶縁膜ＳＺ（第２ゲート絶縁膜）よりも薄い。絶縁膜ＳＺ（第２ゲート絶縁膜）は、半導体基板ＳＵＢ上の酸化シリコン膜ＯＸ１（第１絶縁膜）と、酸化シリコン膜ＯＸ１上の窒化シリコン膜ＮＴ（第２絶縁膜）と、窒化シリコン膜ＮＴ上の酸化シリコン膜ＯＸ２（第３絶縁膜）と、を有する積層膜からなる。酸化シリコン膜ＯＸ１（第１絶縁膜）および酸化シリコン膜ＯＸ２（第３絶縁膜）のそれぞれのバンドギャップは、窒化シリコン膜ＮＴ（第２絶縁膜）のバンドギャップよりも大きい。
ここで、本実施の形態とは異なり、絶縁膜ＳＺが、全体の厚みは変えずに、単層の絶縁膜（例えば酸化シリコン膜）により構成されている場合を仮定する。ゲート電極ＧＥに電位（ここでは正電位）が印加されてＬＤＭＯＳＦＥＴがオン状態となり、ｎ型ドレイン領域ＤＲに高電位（ここでは正の高電圧）が印加された場合、電界集中箇所においてインパクトイオン化により電子・正孔対が発生する。これにより生じたキャリア（電荷、例えば電子）が絶縁膜ＧＦを通ってゲート電極ＧＥへ注入される虞があるが、それは、キャリアが通過した絶縁膜ＧＦを劣化させ、絶縁膜ＧＦの信頼性を低下させるように作用する。例えば、絶縁膜ＧＦが劣化することにより、ゲート電極ＧＥと半導体基板ＳＵＢとの間がリークしやすくなり、その結果、半導体装置の信頼性の低下を招いてしまう。このため、半導体装置の信頼性を高めるためには、インパクトイオン化により発生したキャリアが絶縁膜ＧＦを通ってゲート電極ＧＥへ注入される現象を抑制することが望まれる。
それに対して、本実施の形態では、ゲート絶縁膜である絶縁膜ＧＦは、平面視において互いに隣り合う絶縁膜ＴＺおよび絶縁膜ＳＺを有している。そして、ｎ型ドレイン領域ＤＲ側に位置する絶縁膜ＳＺは、半導体基板ＳＵＢ上の酸化シリコン膜ＯＸ１（第１絶縁膜）と、酸化シリコン膜ＯＸ１上の窒化シリコン膜ＮＴ（第２絶縁膜）と、窒化シリコン膜ＮＴ上の酸化シリコン膜ＯＸ２（第３絶縁膜）と、を有する積層膜からなる。
上述のように、インパクトイオン化により発生したキャリア（電荷、例えば電子）は、絶縁膜ＳＺを通ってゲート電極ＧＥへ注入されようとする。しかしながら、酸化シリコン膜ＯＸ１（第１絶縁膜）および酸化シリコン膜ＯＸ２（第３絶縁膜）のそれぞれのバンドギャップが、窒化シリコン膜ＮＴ（第２絶縁膜）のバンドギャップよりも大きい。これにより、絶縁膜ＳＺにおいては、電荷ブロック層として機能する外側の層（ここでは酸化シリコン膜ＯＸ１，ＯＸ２）のポテンシャル障壁高さに比べ、電荷保持部として機能する内側の層（ここでは窒化シリコン膜ＮＴ）のポテンシャル障壁高さが低くなり、ポテンシャル井戸が形成されている。このため、インパクトイオン化により発生したキャリア（電荷、例えば電子）は、半導体基板ＳＵＢから酸化シリコン膜ＯＸ１（第１絶縁膜）を通過（トンネリング）して、窒化シリコン膜ＮＴ（第２絶縁膜）に注入されたとしても、酸化シリコン膜ＯＸ２（第３絶縁膜）と窒化シリコン膜ＮＴ（第２絶縁膜）との間のポテンシャル障壁を乗り越えることが難しく、窒化シリコン膜ＮＴに保持される。これにより、インパクトイオン化によって生じたキャリアが絶縁膜ＳＺを通ってゲート電極ＧＥへ注入される現象を抑制または防止することができる。このため、キャリアの通過による絶縁膜ＧＦ（ＳＺ）の劣化を抑制または防止できるため、絶縁膜ＧＦの信頼性を向上させることができ、その結果、半導体装置の信頼性を向上させることができる。例えば、絶縁膜ＧＦの劣化によるリーク電流の増加を抑制または防止できる。
例えば、図１７においては、星印（☆）で示された箇所ＨＥでインパクトイオン化により電子・正孔対が発生し、それによって発生したキャリア（電荷、例えば電子）ＣＲが酸化シリコン膜ＯＸ１を通過して窒化シリコン膜ＮＴに注入され、酸化シリコン膜ＯＸ２を通過せずに窒化シリコン膜ＮＴに保持される様子が模式的に示してある。
また、インパクトイオン化は、電界が集中した箇所で発生しやすく、ｎ型ソース領域ＳＲに近い領域よりも、ｎ型ドレイン領域ＤＲに近い領域で発生しやすい。このため、平面視において互いに隣り合う絶縁膜ＴＺと絶縁膜ＳＺとのうち、ｎ型ソース領域ＳＲ側に位置する絶縁膜ＴＺに比べて、ｎ型ドレイン領域ＤＲ側に位置する絶縁膜ＳＺの方が、インパクトイオン化によって生じたキャリアの影響を受けやすい。
そこで、本実施の形態では、絶縁膜ＴＺと絶縁膜ＳＺとのうち、ｎ型ドレイン領域ＤＲ側に位置する絶縁膜ＳＺについて、上述のようにバンドギャップが相対的に大きな酸化シリコン膜ＯＸ１，ＯＸ２（第１および第３絶縁膜）でバンドギャップが相対的に小さな窒化シリコン膜ＮＴ（第２絶縁膜）を挟んだ構造を採用している。これにより、インパクトイオン化によって生じたキャリアが絶縁膜ＳＺを通ってゲート電極ＧＥへ注入される現象を抑制または防止することができるため、ゲート絶縁膜である絶縁膜ＧＦの信頼性を高めることができ、半導体装置の信頼性を向上させることができる。一方、絶縁膜ＴＺと絶縁膜ＳＺとのうち、ｎ型ソース領域ＳＲ側に位置する絶縁膜ＴＺについては、インパクトイオン化により発生したキャリアが絶縁膜ＴＺを通ってゲート電極ＧＥへ注入される現象が生じる懸念は小さい。このため、本実施の形態では、ｎ型ソース領域ＳＲ側に位置する絶縁膜ＴＺについては、ｎ型ドレイン領域ＤＲ側に位置する絶縁膜ＳＺに比べて、厚さを薄くしている。ｎ型ソース領域ＳＲ側に位置する絶縁膜ＴＺの厚さを薄くしたことにより、半導体基板ＳＵＢにおいて絶縁膜ＴＺの下にチャネルＣＨを形成しやすくなる。これにより、ＬＤＭＯＳＦＥＴを制御しやすくなり、例えばＬＤＭＯＳＦＥＴのしきい値電圧を低くすることができる。
ＬＤＭＯＳＦＥＴのチャネル形成領域（チャネルＣＨ）とゲート電極ＧＥとの間には、絶縁膜ＴＺが介在している。ＬＤＭＯＳＦＥＴのチャネル形成領域（チャネルＣＨ）とゲート電極ＧＥとの間には、ゲート絶縁膜ＳＺは配置されていないことが好ましい。これにより、チャネル形成領域（チャネルＣＨ）上に存在するのは、厚い絶縁膜ＳＺではなく、絶縁膜ＳＺよりも薄い絶縁膜ＴＺとなるため、ゲート電極ＧＥへの電圧印加によりチャネルＣＨを形成しやすくなり、ＬＤＭＯＳＦＥＴのしきい値電圧を効率的に低くすることができる。すなわち、チャネル形成領域上のゲート絶縁膜の厚さを薄くすることは、しきい電圧を低くする作用があり、本実施の形態では、チャネル形成領域上に絶縁膜ＳＺではなくそれよりも薄い絶縁膜ＴＺを配置することで、しきい値電圧を低くすることが可能となる。なお、チャネル形成領域とは、ゲート電極ＧＥにしきい値電圧以上の電圧を印加してＬＤＭＯＳＦＥＴをオン状態としたときにチャネルＣＨが形成される領域のことである。図１７からもわかるように、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間のｐ型半導体領域ＰＷ（第１半導体領域）の上部が、チャネル形成領域に対応している。
また、ゲート電極ＧＥのゲート長方向において、絶縁膜ＴＺとゲート絶縁膜ＳＺとの接続部（隣接位置）ＣＰは、チャネル形成領域よりもｎ型ドレイン領域ＤＲ側に位置している。具体的には、ゲート電極ＧＥのゲート長方向において、絶縁膜ＴＺとゲート絶縁膜ＳＺとの接続部（隣接位置）ＣＰは、チャネル形成領域上ではなく（従ってｐ型半導体領域ＰＷ上ではなく）、ｎ型半導体領域ＮＷ上に位置している。これにより、チャネル形成領域（チャネルＣＨ）上に存在するのは、厚い絶縁膜ＳＺではなく、絶縁膜ＳＺよりも薄い絶縁膜ＴＺとなるため、ゲート電極ＧＥへの電圧印加によりチャネルＣＨを形成しやすくなり、ＬＤＭＯＳＦＥＴのしきい値電圧を効率的に低くすることができる。
また、絶縁膜ＴＺは、単層の絶縁膜からなることが好ましい。これにより、絶縁膜ＴＺの厚さを的確に薄くすることができ、また、絶縁膜ＴＺの厚さを制御しやすくなる。また、絶縁膜ＴＺが単層の酸化シリコン膜であれば、更に好ましく、これにより、ゲート絶縁膜として機能する絶縁膜ＴＺの信頼性をより向上させることができる。
また、絶縁膜ＴＺと絶縁膜ＳＺとが平面視において互いに隣り合い、かつ、絶縁膜ＳＺが絶縁膜ＴＺよりも厚いことを反映して、絶縁膜ＴＺと絶縁膜ＳＺとの接続部（隣接位置）ＣＰには、段差（上面の高さ位置の差）が存在している。接続部ＣＰの段差は、ゲート電極ＧＥで覆われている。
また、本実施の形態では、絶縁膜ＳＺは、バンドギャップが相対的に小さな中間層（窒化シリコン膜ＮＴ）を、それよりもバンドギャップが相対的に大きな上層（酸化シリコン膜ＯＸ１）および下層（酸化シリコン膜ＯＸ２）で挟んだ構造を適用している。これを実現するために、バンドギャップが相対的に小さな中間層として、窒化シリコン膜ＮＴを用い、バンドギャップが相対的に大きな上層および下層として、酸化シリコン膜ＯＸ１および酸化シリコン膜ＯＸ２を用いている。他の形態として、絶縁膜ＳＺにおいて、バンドギャップが相対的に小さな中間層として、窒化シリコン膜以外の膜を用いることもでき、また、バンドギャップが相対的に大きな上層および下層として、酸化シリコン膜以外の膜を用いることもできる。その場合も、インパクトイオン化により発生したキャリアは、絶縁膜ＳＺの下層を通過して絶縁膜ＳＺの中間層に注入されたとしても、その中間層と絶縁膜ＳＺの上層との間のポテンシャル障壁を乗り越えることが難しく、中間層に保持される。このため、インパクトイオン化によって生じたキャリアが絶縁膜ＳＺを通ってゲート電極ＧＥへ注入される現象を抑制または防止することができるため、絶縁膜ＧＦの信頼性を向上させることができ、半導体装置の信頼性を向上させることができる。
但し、酸化シリコン膜や窒化シリコン膜は、良好な膜質の膜を形成しやすいため、絶縁膜ＳＺにおいて、バンドギャップが相対的に小さな中間層として、窒化シリコン膜ＮＴを用い、バンドギャップが相対的に大きな上層および下層として、酸化シリコン膜ＯＸ１および酸化シリコン膜ＯＸ２を用いることが、より好ましい。これにより、絶縁膜ＧＦの信頼性をより向上させることができるため、半導体装置の信頼性をより向上させることができる。また、絶縁膜ＳＺも形成しやすくなる。
次に、図１７を参照して、各種寸法について例示するが、これに限定されるものではない。
チャネル長ＣＨＬは、例えば０．１５～０．３μｍ程度とすることができる。また、ゲート電極ＧＥの下に存在する絶縁膜ＴＺの長さ（ゲート電極ＧＥのゲート長方向における長さ）ＧＡは、例えば０．４～０．７μｍ程度とすることができる。ＬＤＭＯＳＦＥＴの耐圧を高くする場合は、長さＧＡを大きくする。また、絶縁膜ＴＺとゲート絶縁膜ＳＺとの接続部ＣＰからｎ型ドレイン領域ＤＲまでの距離（ゲート電極ＧＥのゲート長方向における距離）ＳＰは、例えば０．２～１．５μｍ程度とすることができる。ＬＤＭＯＳＦＥＴの耐圧を高くする場合は、距離ＳＰを大きくする。また、ゲート電極ＧＥの下に存在する絶縁膜ＳＺの長さ（ゲート電極ＧＥのゲート長方向における長さ）ＦＰは、ＬＤＭＯＳＦＥＴの要求特性に応じて変更できるが、例えば距離ＳＰの半分程度とすることができる。
（実施の形態２）
図１８は、本実施の形態２の半導体装置の要部断面図であり、上記図１に対応するものである。
本実施の形態２（図１８）の半導体装置は、以下の点が、上記実施の形態１（図１）の半導体装置と相違している。すなわち、図１８に示される本実施の形態２の半導体装置は、プラグＰＧとして、上記プラグＰＧＳ，ＰＧＤ，ＰＧＢだけでなく、絶縁膜ＳＺと接続するプラグ（コンタクトプラグ）ＰＧ１も含んでいる。
プラグＰＧ１は、ゲート電極ＧＥのゲート長方向において、ｎ型ドレイン領域ＤＲとゲート電極ＧＥとの間に配置されている。プラグＰＧ１は、フィールドプレート（フィールドプレート電極）として機能することができる。プラグＰＧ１は、絶縁膜ＩＬに形成されたコンタクトホール（貫通孔）ＣＴ１に埋め込まれている。
絶縁膜ＳＺは、平面視においてゲート電極ＧＥと重なる部分（すなわちゲート電極ＧＥの下に位置する部分）と、平面視においてゲート電極ＧＥと重ならない部分（すなわちゲート電極ＧＥからｎ型ドレイン領域ＤＲ方向にはみ出す部分）とを有しており、プラグＰＧ１は、平面視においてゲート電極ＧＥと重ならない部分の絶縁膜ＳＺ上に形成されている。言い換えると、プラグＰＧ１は、ゲート電極ＧＥで覆われずに、ゲート電極ＧＥから露出している部分の絶縁膜ＳＺ上に形成されている。
プラグＰＧ１が埋め込まれているコンタクトホールＣＴ１は、絶縁膜ＩＬだけでなく、絶縁膜ＳＺの酸化シリコン膜ＯＸ２も貫通し、絶縁膜ＳＺの窒化シリコン膜ＮＴに到達している。換言すると、酸化シリコン膜ＯＸ２は、絶縁膜ＩＬのコンタクトホールＣＴ１と連通する開口部ＯＰを有しており、酸化シリコン膜ＯＸ２の開口部ＯＰから窒化シリコン膜ＮＴが露出されている。開口部ＯＰは、窒化シリコン膜ＮＴの一部を露出するように酸化シリコン膜ＯＸ２に形成された開口部であるが、コンタクトホールＣＴ１のうち、酸化シリコン膜ＯＸ２に形成されている部分が、開口部ＯＰであると言うこともできる。プラグＰＧ１は、絶縁膜ＩＬのコンタクトホールＣＴ１と酸化シリコン膜ＯＸ２の開口部ＯＰとに埋め込まれており、プラグＰＧ１は、酸化シリコン膜ＯＸ２の開口部ＯＰを介して窒化シリコン膜ＮＴと接続されている。すなわち、プラグＰＧ１の底面は、酸化シリコン膜ＯＸ２の開口部ＯＰから露出される窒化シリコン膜ＮＴと接続されており、より特定的には、プラグＰＧ１の底面は、酸化シリコン膜ＯＸ２の開口部ＯＰから露出される窒化シリコン膜ＮＴと接している。また、プラグＰＧは、配線Ｍ１（Ｍ１Ｆ）と電気的に接続されている。
本実施の形態２（図１８）の半導体装置の他の構成は、上記実施の形態１（図１）の半導体装置とほぼ同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態２の半導体装置は、絶縁膜ＳＺと接続するプラグＰＧ１も含んでおり、プラグＰＧ１は、酸化シリコン膜ＯＸ２の開口部ＯＰを介して窒化シリコン膜ＮＴと接続されている。このため、インパクトイオン化により発生したキャリアが酸化シリコン膜ＯＸ１を通過して窒化シリコン膜ＮＴに注入され、酸化シリコン膜ＯＸ２を通過せずに窒化シリコン膜ＮＴに保持された場合に、その酸化シリコン膜ＯＸ２に保持されたキャリア（電荷）を、プラグＰＧ１によって酸化シリコン膜ＯＸ２から引き抜くことができる。これにより、絶縁膜ＳＺの窒化シリコン膜ＮＴに蓄積する電荷量を抑制できるため、絶縁膜ＳＺの窒化シリコン膜ＮＴに蓄積する電荷が、ＬＤＭＯＳＦＥＴの動作に影響を与えるのを、抑制または防止することができる。従って、半導体装置の信頼性を、より向上させることができる。
また、プラグＰＧ１は、フィールドプレートとして機能させることもできるため、プラグＰＧ１による電界緩和の効果も得ることができる。従って、ＬＤＭＯＳＦＥＴを有する半導体装置の性能を向上させることができる。
（実施の形態３）
図１９は、本実施の形態３の半導体装置の要部断面図であり、上記図１および図１８に対応するものである。
本実施の形態３（図１９）の半導体装置は、以下の点が、上記実施の形態１（図１）の半導体装置と相違している。すなわち、本実施の形態３の半導体装置は、図１９に示されるように、プラグＰＧとして、上記プラグＰＧＳ，ＰＧＤ，ＰＧＢだけでなく、絶縁膜ＳＺと接続するプラグ（コンタクトプラグ）ＰＧ２も含んでいる。本実施の形態３の半導体装置は、図１９に示されるように、ゲート電極ＧＥから露出している絶縁膜ＳＺを部分的に覆う絶縁膜ＳＣを、更に有している。
プラグＰＧ２は、ゲート電極ＧＥのゲート長方向において、ｎ型ドレイン領域ＤＲとゲート電極ＧＥとの間に配置されている。プラグＰＧ２は、フィールドプレート（フィールドプレート電極）として機能することができる。プラグＰＧ２は、絶縁膜ＩＬに形成されたコンタクトホール（貫通孔）ＣＴ２に埋め込まれている。
絶縁膜ＳＺは、平面視においてゲート電極ＧＥと重なる部分（すなわちゲート電極ＧＥの下に位置する部分）と、平面視においてゲート電極ＧＥと重ならない部分（すなわちゲート電極ＧＥからｎ型ドレイン領域ＤＲ方向にはみ出す部分）とを有しており、プラグＰＧ２は、平面視においてゲート電極ＧＥと重ならない部分の絶縁膜ＳＺ上に形成されている。言い換えると、プラグＰＧ２は、ゲート電極ＧＥで覆われずに、ゲート電極ＧＥから露出している部分の絶縁膜ＳＺ上に形成されている。また、絶縁膜ＳＣは、平面視においてゲート電極ＧＥと重ならない部分の絶縁膜ＳＺ上に形成されており、言い換えると、絶縁膜ＳＣは、ゲート電極ＧＥで覆われずに、ゲート電極ＧＥから露出している部分の絶縁膜ＳＺ上に形成されている。また、プラグＰＧは、配線Ｍ１（Ｍ１Ｆ）と電気的に接続されている。
平面視において、コンタクトホールＣＴ２は、絶縁膜ＳＣと部分的に重なっており、従って、プラグＰＧ２は、絶縁膜ＳＣと部分的に重なっている。コンタクトホールＣＴ２の底部では、絶縁膜ＳＣと、絶縁膜ＳＣで覆われていない部分の絶縁膜ＳＺの酸化シリコン膜ＯＸ２とが露出されている。このため、プラグＰＧ２の底部の一部は、絶縁膜ＳＺの酸化シリコン膜ＯＸ２と接続され、プラグＰＧ２の底部の他の一部は、絶縁膜ＳＣと接続されている。すなわち、プラグＰＧ２の底部の一部は、絶縁膜ＳＣで覆われていない部分の絶縁膜ＳＺの酸化シリコン膜ＯＸ２と接しており、プラグＰＧ２の底部の他の一部は、絶縁膜ＳＣと接している。言い換えると、プラグＰＧ２の底部は、絶縁膜ＳＣで覆われていない部分の絶縁膜ＳＺの酸化シリコン膜ＯＸ２上に位置する部分と、絶縁膜ＳＣ上に位置する部分とを有している。
酸化シリコン膜ＯＸ２上の絶縁膜ＳＣの上面の高さ位置は、酸化シリコン膜ＯＸ２の上面の高さ位置よりも高い。このため、プラグＰＧ２の底面には段差が形成され、プラグＰＧ２の底面のうち、酸化シリコン膜ＯＸ２に接続する（接する）部分よりも、絶縁膜ＳＣに接続する（接する）部分の方が、高さ位置が高くなっている。プラグＰＧ２の底面のうち、酸化シリコン膜ＯＸ２に接続する（接する）部分は、ゲート電極ＧＥ側に位置し、絶縁膜ＳＣに接続する（接する）部分は、ｎ型ドレイン領域ＤＲ側に位置している。このため、プラグＰＧ２の底面（底部）は、ゲート電極ＧＥ側の部分（すなわち酸化シリコン膜ＯＸ２に接続する部分）よりも、ｎ型ドレイン領域ＤＲ側の部分（すなわち酸化シリコン膜ＯＸ２に接続する部分）の方が、高さ位置が高くなっている。
ここで、絶縁膜ＳＣとしては、シリサイドブロック膜を用いることができる。シリサイドブロック膜とは、サリサイド（Salicide：Self Aligned Silicide）技術を用いて金属シリサイド層を形成する際に、金属シリサイド層の形成を防ぐべき領域（半導体領域）を覆うために用いられる膜に対応している。
本実施の形態３（図１９）の半導体装置の他の構成は、上記実施の形態１（図１）の半導体装置とほぼ同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態３の半導体装置は、絶縁膜ＳＣと絶縁膜ＳＣで覆われない部分の酸化シリコン膜ＯＸ２と接続するプラグＰＧ２も有している。プラグＰＧ２は、フィールドプレートとして機能させることができるため、プラグＰＧ２による電界緩和の効果を得ることができる。プラグＰＧ２の底面（底部）の高さ位置は、ゲート電極ＧＥ側の部分（すなわち酸化シリコン膜ＯＸ２に接続する部分）よりも、ｎ型ドレイン領域ＤＲ側の部分（すなわち酸化シリコン膜ＯＸ２に接続する部分）の方が、高さ位置が高くなっている。このため、半導体基板ＳＵＢ（エピタキシャル層ＥＰ）からプラグＰＧ２までの距離は、プラグＰＧ２の底面のうち、ゲート電極ＧＥ側の部分（すなわち酸化シリコン膜ＯＸ２に接続する部分）よりも、ｎ型ドレイン領域ＤＲ側の部分（すなわち酸化シリコン膜ＯＸ２に接続する部分）の方が、大きくなっている。これにより、フィールドプレートとしてのプラグＰＧ２による電界緩和の効果を、更に高めることができる。従って、ＬＤＭＯＳＦＥＴを有する半導体装置の性能を、より向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＢＣ ｐ型半導体領域
ＣＨ チャネル
ＣＰ 接続部
ＣＲ キャリア
ＣＴ１，ＣＴ２ コンタクトホール
ＤＲ ｎ型ドレイン領域
ＥＰ エピタキシャル層
ＧＥ ゲート電極
ＧＦ 絶縁膜
ＩＬ 絶縁膜
Ｍ１ 配線
Ｍ１Ｄ ドレイン配線
Ｍ１Ｓ ソース配線
ＮＴ 窒化シリコン膜
ＮＷ ｎ型半導体領域
ＯＰ 開口部
ＯＸ１，ＯＸ２ 酸化シリコン膜
ＰＧ，ＰＧ１，ＰＧ２，ＰＧＢ，ＰＧＤ，ＰＧＳ プラグ
ＰＷ ｐ型半導体領域
ＳＢ 基板本体
ＳＣ 絶縁膜
ＳＲ ｎ型ソース領域
ＳＵＢ 半導体基板
ＳＷ，ＳＷ１，ＳＷ２ サイドウォールスペーサ
ＳＺ 絶縁膜
ＴＺ 絶縁膜

Claims (16)

  1. 半導体基板と、
    前記半導体基板中に互いに離間して形成された、ＭＩＳＦＥＴ用の第１導電型のソース領域および前記第１導電型のドレイン領域と、
    前記半導体基板中に、前記ソース領域を囲むように形成された、前記第１導電型とは反対の第２導電型の第１半導体領域と、
    前記ソース領域と前記ドレイン領域との間の前記半導体基板上にゲート絶縁膜を介して形成された、前記ＭＩＳＦＥＴ用のゲート電極と、
    を有し、
    前記ゲート絶縁膜は、平面視において互いに隣り合う第１ゲート絶縁膜および第２ゲート絶縁膜を有し、
    前記ゲート電極のゲート長方向において、前記第１ゲート絶縁膜は前記ソース領域側に位置し、かつ、前記第２ゲート絶縁膜は前記ドレイン領域側に位置し、
    前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜よりも薄く、
    前記第２ゲート絶縁膜は、前記半導体基板上の第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜と、を有する積層膜からなり、
    前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きく、
    前記第２ゲート絶縁膜と接続する第１コンタクトプラグを更に有し、
    前記第３絶縁膜は、前記第２絶縁膜の一部を露出するように形成された第１開口部を有し、
    前記第１コンタクトプラグは、前記第１開口部を介して前記第２絶縁膜と接続されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１ゲート絶縁膜は、単層の絶縁膜からなる、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記ＭＩＳＦＥＴは、ＬＤＭＯＳＦＥＴである、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記ＭＩＳＦＥＴのチャネル形成領域と前記ゲート電極との間には、前記第１ゲート絶縁膜が介在している、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記チャネル形成領域と前記ゲート電極との間には、前記第２ゲート絶縁膜は配置されていない、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記ソース領域と前記ドレイン領域との間の前記第１半導体領域の上部が、前記チャネル形成領域である、半導体装置。
  7. 請求項４記載の半導体装置において、
    前記ゲート電極のゲート長方向において、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜との接続部は、前記チャネル形成領域よりも前記ドレイン領域側に位置している、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記ゲート電極のゲート長方向において、前記第１半導体領域と前記ドレイン領域との間に介在する前記第１導電型の第２半導体領域を更に有し、
    前記第２半導体領域の不純物濃度は、前記ドレイン領域の不純物濃度よりも低い、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記第１絶縁膜および前記第３絶縁膜は、それぞれ酸化シリコン膜からなり、
    前記第２絶縁膜は、窒化シリコン膜からなる、半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第１絶縁膜の厚さは、５ｎｍ以上かつ１５ｎｍ以下であり、
    前記第２絶縁膜の厚さは、５ｎｍ以上かつ１５ｎｍ以下であり、
    前記第３絶縁膜の厚さは、５ｎｍ以上かつ１５ｎｍ以下である、半導体装置。
  11. 請求項９記載の半導体装置において、
    前記第１ゲート絶縁膜は、酸化シリコン膜からなる、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第１ゲート絶縁膜の厚さは、４ｎｍ以上かつ２０ｎｍ以下である、半導体装置。
  13. 請求項１記載の半導体装置において、
    前記第１ゲート絶縁膜と前記第２ゲート絶縁膜との接続部は、段差を有する、半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記段差は、前記ゲート電極で覆われている、半導体装置。
  15. 請求項１記載の半導体装置において、
    前記ゲート電極の側面に形成されたサイドウォールスペーサを更に有し、
    前記サイドウォールスペーサのうち、前記ソース領域側に形成された第１サイドウォールスペーサは、前記半導体基板上に位置し、前記ドレイン領域側に形成された第２サイドウォールスペーサは前記第２ゲート絶縁膜上に位置している、半導体装置。
  16. 半導体基板と、
    前記半導体基板中に互いに離間して形成された、ＭＩＳＦＥＴ用の第１導電型のソース領域および前記第１導電型のドレイン領域と、
    前記半導体基板中に、前記ソース領域を囲むように形成された、前記第１導電型とは反対の第２導電型の第１半導体領域と、
    前記ソース領域と前記ドレイン領域との間の前記半導体基板上にゲート絶縁膜を介して形成された、前記ＭＩＳＦＥＴ用のゲート電極と、
    を有し、
    前記ゲート絶縁膜は、平面視において互いに隣り合う第１ゲート絶縁膜および第２ゲート絶縁膜を有し、
    前記ゲート電極のゲート長方向において、前記第１ゲート絶縁膜は前記ソース領域側に位置し、かつ、前記第２ゲート絶縁膜は前記ドレイン領域側に位置し、
    前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜よりも薄く、
    前記第２ゲート絶縁膜は、前記半導体基板上の第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜と、を有する積層膜からなり、
    前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きく、
    前記第２ゲート絶縁膜と接続する第２コンタクトプラグと、
    前記ゲート電極から露出している前記第２ゲート絶縁膜を部分的に覆うように形成された第４絶縁膜と、
    を更に有し、
    前記第２コンタクトプラグの底部の一部は、前記第３絶縁膜と接続され、前記第２コンタクトプラグの底部の他の一部は、前記第４絶縁膜と接続されている、半導体装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11961890B2 (en) * 2021-08-12 2024-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for manufacturing the same
US11942542B2 (en) * 2021-09-29 2024-03-26 Vanguard International Semiconductor Corporation Semiconductor device and fabrication method thereof
CN116314288B (zh) * 2023-05-17 2023-08-29 粤芯半导体技术股份有限公司 Ldmos器件的制备方法及其结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2949947B2 (ja) * 1991-08-28 1999-09-20 日本電気株式会社 半導体装置
JPH07176640A (ja) * 1993-10-26 1995-07-14 Fuji Electric Co Ltd 半導体装置の製造方法
US8994113B2 (en) 2013-04-17 2015-03-31 Infineon Technologies Dresden Gmbh Semiconductor device and method of manufacturing a semiconductor device
US9466715B2 (en) * 2013-08-30 2016-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. MOS transistor having a gate dielectric with multiple thicknesses
CN110767748B (zh) * 2018-07-25 2023-06-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TWI677094B (zh) 2018-08-06 2019-11-11 立錡科技股份有限公司 高壓元件及其製造方法
CN110137260B (zh) * 2019-05-23 2022-05-10 上海华虹宏力半导体制造有限公司 Ldmos晶体管的场氧化层隔离结构及其制备方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190378908A1 (en) 2018-06-11 2019-12-12 Sk Hynix System Ic Inc. High voltage semiconductor devices and methods of fabricating the same

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