JP7398339B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、例えば、LDMOSFETを有する半導体装置およびその製造方法に好適に利用できるものである。
MISFET(Metal Insulator Semiconductor Field Effect Transistor)として、LDMOSFET(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散MOSFET)がある。LDMOSFETは、高いドレイン耐圧を有している。
LDMOSFETのゲート絶縁膜として、ソース側よりもドレイン側で厚くする構造(Stepped Oxide(SOX)構造)を採用する技術がある(例えば非特許文献1)。LDMOSFETのゲート絶縁膜の厚さを、ソース側よりもドレイン側で厚くすることにより、耐圧(絶縁耐圧)を向上させることができる。
Der-Gao Lin et al. , "A Novel LDMOS Structure With A Step Gate Oxide", IEDM 1995
LDMOSFETを有する半導体装置において、できるだけ信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板と、前記半導体基板中に形成された第1導電型のソース領域およびドレイン領域と、前記半導体基板中に前記ソース領域を囲むように形成された前記第1導電型とは反対の第2導電型の第1半導体領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、を有する。前記ゲート絶縁膜は、平面視において互いに隣り合う第1ゲート絶縁膜および第2ゲート絶縁膜を有する。前記ゲート電極のゲート長方向において、前記第1ゲート絶縁膜は前記ソース領域側に位置し、かつ、前記第2ゲート絶縁膜は前記ドレイン領域側に位置する。前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜よりも薄い。前記第2ゲート絶縁膜は、前記半導体基板上の第1絶縁膜と、前記第1絶縁膜上の第2絶縁膜と、前記第2絶縁膜上の第3絶縁膜と、を有する積層膜からなる。前記第1絶縁膜および前記第3絶縁膜のそれぞれのバンドギャップは、前記第2絶縁膜のバンドギャップよりも大きい。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図2に続く半導体装置の製造工程中の要部断面図である。 図3に続く半導体装置の製造工程中の要部断面図である。 図4に続く半導体装置の製造工程中の要部断面図である。 図5に続く半導体装置の製造工程中の要部断面図である。 図6に続く半導体装置の製造工程中の要部断面図である。 図7に続く半導体装置の製造工程中の要部断面図である。 図8に続く半導体装置の製造工程中の要部断面図である。 図9に続く半導体装置の製造工程中の要部断面図である。 図10に続く半導体装置の製造工程中の要部断面図である。 図11に続く半導体装置の製造工程中の要部断面図である。 図12に続く半導体装置の製造工程中の要部断面図である。 図13に続く半導体装置の製造工程中の要部断面図である。 図14に続く半導体装置の製造工程中の要部断面図である。 図15に続く半導体装置の製造工程中の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
(実施の形態1)
<半導体装置の構造について>
本発明の一実施の形態の半導体装置を図面を参照して説明する。図1は、本実施の形態の半導体装置の要部断面図であり、ゲート長方向に略平行な断面が示されている。
本実施の形態の半導体装置は、MISFET(Metal Insulator Semiconductor Field Effect Transistor)を有する半導体装置であり、ここでは、MISFETとしてLDMOSFET(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor)を有する半導体装置である。
なお、本願において、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)またはLDMOSFETというときは、ゲート絶縁膜に酸化膜(酸化シリコン膜)を用いたMISFETだけでなく、酸化膜(酸化シリコン膜)以外の絶縁膜をゲート絶縁膜に用いたMISFETも含むものとする。また、LDMOSFETは、MISFET素子の一種である。
以下、本実施の形態の半導体装置の構造について、図1を参照して具体的に説明する。
図1に示されるように、MISFETとして、LDMOSFETが、半導体基板SUBの主面に形成されている。半導体基板SUBは、例えばホウ素(B)などのp型不純物が導入されたp型の単結晶シリコンなどからなる半導体基板である基板本体SBと、基板本体SBの主面上に形成された、p型の単結晶シリコンなどからなるエピタキシャル層(半導体層)EPと、を有している。このため、半導体基板SUBは、いわゆるエピタキシャルウエハである。基板本体SBの不純物濃度(p型不純物濃度)は、エピタキシャル層EPの不純物濃度(p型不純物濃度)よりも高い。エピタキシャル層EPも半導体基板SUBの一部とみなすことができる。また、基板本体SBとエピタキシャル層EPとの間に、n型の埋込層(半導体層)が介在する場合もあり得る。
エピタキシャル層EPの主面には、例えばSTI(Shallow Trench Isolation)法またはLOCOS(Local Oxidization of Silicon )法などを用いて絶縁体(絶縁膜)からなる素子分離領域(図示せず)が形成されている。
エピタキシャル層EPの上部(上層部)には、n型半導体領域(n型ウエル)NWとp型半導体領域(p型ボディ領域、p型ウエル)PWとが形成されている。n型半導体領域NWとp型半導体領域PWとは、互いに隣接している。p型半導体領域PWの不純物濃度(p型不純物濃度)は、エピタキシャル層EPの不純物濃度(p型不純物濃度)よりも高い。p型半導体領域PWは、LDMOSFETのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能も有している。n型ソース領域SRとn型ドレイン領域DRとの間において、ゲート電極GEの下に位置する部分のp型半導体領域PWの上部(上層部)が、LDMOSFETのチャネル形成領域となる。
p型半導体領域PW内に、n型ソース領域(n型半導体領域)SRが形成されている。また、p型半導体領域PW内には、n型ソース領域SRと隣接するように、p型半導体領域BCが形成されている。言い換えると、p型半導体領域PWは、n型ソース領域SRおよびp型半導体領域BCを囲むように形成されている。このため、n型ソース領域SRの底面および側面(p型半導体領域BCと接する側面以外の側面)は、p型半導体領域PWで覆われている。n型ソース領域SRは、LDMOSFETのソース領域として機能するn型半導体領域である。p型半導体領域BCの不純物濃度(p型不純物濃度)は、p型半導体領域PWの不純物濃度(p型不純物濃度)よりも高い。
n型半導体領域NW内に、n型ドレイン領域(n型半導体領域)DRが形成されている。言い換えると、n型半導体領域NWは、n型ドレイン領域DRを囲むように形成されている。このため、n型ドレイン領域DRの底面および側面は、n型半導体領域NWで覆われている。n型ドレイン領域DRは、LDMOSFETのドレイン領域として機能するn型半導体領域である。n型ドレイン領域DRの不純物濃度(n型不純物濃度)は、n型半導体領域NWの不純物濃度(n型不純物濃度)よりも高い。n型ドレイン領域DRとn型ソース領域SRとは、ゲート電極GEのゲート長方向において、互いに離間している。
ゲート電極GEのゲート長方向において、p型半導体領域PWとn型ドレイン領域DRとの間には、n型ドレイン領域DRよりも不純物濃度(n型不純物濃度)が低いn型半導体領域NWが介在している。このため、LDMOSFETのチャネル形成領域とn型ドレイン領域DRとの間には、n型ドレイン領域DRよりも低不純物濃度のn型半導体領域NWが存在し、そのn型半導体領域NWは、n型ドリフト領域として機能することができる。従って、ゲート電極GEのゲート長方向において、n型ソース領域SRとn型ドレイン領域DRとの間には、チャネル形成領域とn型半導体領域NWとが存在し、n型ソース領域SR側にチャネル形成領域が位置し、n型ドレイン領域DR側にn型半導体領域NWが位置している。チャネル形成領域は、n型ソース領域SRとn型半導体領域NWとに隣接している。
エピタキシャル層EPの表面上には、絶縁膜(ゲート絶縁膜)GFを介して、LDMOSFETのゲート電極GEが形成されている。すなわち、半導体基板SUBのエピタキシャル層EPには、n型ソース領域SRとn型ドレイン領域DRとが形成されており、n型ソース領域SRとn型ドレイン領域DRとの間のエピタキシャル層EP上に、絶縁膜GFを介してゲート電極GEが形成されている。絶縁膜GFは、LDMOSFETのゲート絶縁膜として機能することができる。
ゲート電極GEは、例えば、n型の多結晶シリコン膜の単体膜あるいはn型の多結晶シリコン膜と金属シリサイド層との積層膜などからなる。ゲート電極GEの側壁(側面)上には、絶縁膜(例えば酸化シリコン膜)からなるサイドウォールスペーサ(側壁絶縁膜)SWが形成されている。
平面視において、ゲート電極GEはn型ソース領域SRとn型ドレイン領域DRとの間に配置されている。ゲート電極GEに閾値電圧以上の電圧が印加されると、ゲート電極GEの下に位置する部分のp型半導体領域PWの上部(上層部)にチャネル(n型反転層)が形成され、n型ソース領域SRとn型ドレイン領域DRとが、チャネル(n型反転層)およびn型半導体領域NWを通じて導通する。
ゲート電極GEの下に存在する絶縁膜GFのうち、ソース側の部分は、相対的に薄い絶縁膜TZからなり、ドレイン側の部分は、相対的に厚い絶縁膜SZからなる。すなわち、絶縁膜GFは、平面視において互いに隣り合う絶縁膜TZおよび絶縁膜SZを有し、ゲート電極GEのゲート長方向において、絶縁膜TZはn型ソース領域SR側に位置し、かつ、絶縁膜SZはn型ドレイン領域DR側に位置している。絶縁膜SZは、絶縁膜TZと接続(隣接)する位置からn型ドレイン領域DR方向に延在している。絶縁膜TZの厚さは、絶縁膜SZの厚さよりも薄い。
絶縁膜SZは、複数の絶縁膜が積層された積層膜(積層絶縁膜)からなり、好ましくは、酸化シリコン膜OX1と、酸化シリコン膜OX1上の窒化シリコン膜NTと、窒化シリコン膜NT上の酸化シリコン膜OX2との積層膜からなる。酸化シリコン膜OX1、窒化シリコン膜NTおよび酸化シリコン膜OX2の積層膜は、ONO(oxide-nitride-oxide)膜とみなすこともできる。酸化シリコン膜OX1および酸化シリコン膜OX2のそれぞれのバンドギャップは、窒化シリコン膜NTのバンドギャップよりも大きい。
酸化シリコン膜OX1は、好ましくは熱酸化膜またはCVD膜であり、窒化シリコン膜NTは、好ましくはCVD膜であり、酸化シリコン膜OX2は、好ましくは熱酸化膜またはCVD膜である。ここで、熱酸化膜とは、熱酸化法を用いて形成された膜に対応し、CVD膜とは、CVD法を用いて形成された膜に対応している。酸化シリコン膜OX1の厚さは、例えば5~15nm(5nm以上かつ15nm以下)程度とすることができ、窒化シリコン膜NTの厚さは、例えば5~15nm程度とすることができ、酸化シリコン膜OX2の厚さは、例えば5~15nm程度とすることができる。
絶縁膜SZは、電荷保持(電荷蓄積)機能を有し、それゆえ、半導体基板SUBからゲート電極GEへ電荷が注入されるのを抑制または防止する機能を有している。このため、絶縁膜SZは、少なくとも3層の積層構造を有し、電荷ブロック層として機能する外側の層(ここでは酸化シリコン膜OX1、OX2)のポテンシャル障壁高さに比べ、電荷保持部として機能する内側の層(ここでは窒化シリコン膜NT)のポテンシャル障壁高さが低くなる。
絶縁膜SZのトップ絶縁膜(ここでは酸化シリコン膜OX2)とボトム絶縁膜(ここでは酸化シリコン膜OX1)のそれぞれのバンドギャップは、トップ絶縁膜とボトム絶縁膜との間の電荷保持層(ここでは窒化シリコン膜NT)のバンドギャップよりも大きい。これにより、電荷保持層(窒化シリコン膜NT)を挟むトップ絶縁膜(ここでは酸化シリコン膜OX2)とボトム絶縁膜(ここでは酸化シリコン膜OX1)とが、それぞれ、電荷保持層(窒化シリコン膜NT)に電荷を閉じ込めるための電荷ブロック層として機能することができる。
絶縁膜TZは、単層の絶縁膜からなり、好ましくは酸化シリコン膜からなり、更に好ましくは熱酸化膜(熱酸化法で形成された酸化シリコン膜)からなる。絶縁膜TZの厚さは、例えば4~20nm程度とすることができる。
ゲート電極GEの側面にサイドウォールスペーサSWが形成されているが、サイドウォールスペーサSWのうち、n型ソース領域SR側に形成されたサイドウォールスペーサSW1は、エピタキシャル層EP上に位置し、n型ドレイン領域DR側に形成されたサイドウォールスペーサSW2は、絶縁膜SZ上に位置している。すなわち、絶縁膜SZは、平面視においてゲート電極GEと重なる部分(すなわちゲート電極GEの下に位置する部分)と、平面視においてゲート電極GEと重ならない部分(すなわちゲート電極GEからn型ドレイン領域DR方向にはみ出す部分)とを有しており、サイドウォールスペーサSW2は、平面視においてゲート電極GEと重ならない部分の絶縁膜SZ上に形成されている。一方、サイドウォールスペーサSW1は、絶縁膜TZ上ではなく、エピタキシャル層EP上に(エピタキシャル層EPに接するように)形成されている。
半導体基板SUBの主面上には、すなわちエピタキシャル層EPの主面上には、ゲート電極GEおよびサイドウォールスペーサSWを覆うように、絶縁膜(層間絶縁膜)ILが形成されている。絶縁膜ILは、例えば酸化シリコン膜からなる。相対的に薄い窒化シリコン膜と、該窒化シリコン上の相対的に厚い酸化シリコン膜との積層膜により、絶縁膜ILを形成することもできる。絶縁膜ILの上面は平坦化されている。
絶縁膜ILには、コンタクトホール(貫通孔)が形成され、コンタクトホール内には、タングステン(W)膜を主体とする導電性のプラグ(コンタクトプラグ、接続用埋込導体部)PGが埋め込まれている。プラグPGは、n型ソース領域SR、n型ドレイン領域DRおよびp型半導体領域BCのそれぞれ上に形成されている。ここで、n型ソース領域SR上に形成されてそのn型ソース領域SRと電気的に接続されたプラグPGを、プラグPGSと称することとする。また、n型ドレイン領域DR上に形成されてそのn型ドレイン領域DRと電気的に接続されたプラグPGを、プラグPGDと称することとする。また、p型半導体領域BC上に形成されてそのp型半導体領域BCと電気的に接続されたプラグPGを、プラグPGBと称することとする。プラグPGは、ゲート電極GE上にも形成され得るが、図1の断面図では、ゲート電極GE上のプラグPGは図示されない。
プラグPGが埋め込まれた絶縁膜IL上には、アルミニウム(Al)またはアルミニウム合金などを主体とする導電膜からなる配線(第1層配線)M1が形成されている。配線M1は、アルミニウム配線が好適であるが、他の金属材料を用いた配線、例えばタングステン配線とすることもできる。
配線M1は、プラグPGSを介してn型ソース領域SRに電気的に接続するソース配線M1Sと、プラグPGDを介してn型ドレイン領域DRに電気的に接続するドレイン配線M1Dと、を有している。また、ソース配線M1Sは、プラグPGBを介してp型半導体領域BCと電気的に接続されている。このため、ソース配線M1SからプラグPGSを介してn型ソース領域SRに供給される電位(ソース電位)と同じ電位が、ソース配線M1SからプラグPGBを介してp型半導体領域BCに供給され、更にp型半導体領域BCからp型半導体領域PWに供給される。配線M1は、プラグPGを介してゲート電極GEに電気的に接続するゲート配線を更に有することができるが、図1の断面図では、ゲート配線は図示されない。
絶縁膜ILおよび配線M1よりも上層の構造については、ここではその図示および説明は省略する。
<半導体装置の製造工程について>
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。図2~図16は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図1に対応する断面が示されている。なお、ここでは、本実施の形態の半導体装置の製造工程の好適な一例について説明するが、これに限定されず、種々変更可能である。
半導体装置を製造するには、まず、図2に示されるように、例えばp型の単結晶シリコンなどからなる基板本体SBと、基板本体SBの主面上に形成されたp型の単結晶シリコンなどからなるエピタキシャル層EPとを有する半導体基板SUBを準備する。
次に、半導体基板SUBのエピタキシャル層EPの主面に、例えばSTI法またはLOCOS法などを用いて素子分離領域(図示せず)を形成する。
次に、図3に示されるように、半導体基板SUBのエピタキシャル層EPの上部(上層部)に、イオン注入法を用いてn型不純物を導入することにより、n型半導体領域NWを形成する。
次に、半導体基板SUBのエピタキシャル層EPの表面を清浄化した後、図4に示されるように、半導体基板SUBのエピタキシャル層EPの主面(表面)上に、絶縁膜SZ1を形成する。絶縁膜SZ1は、複数の絶縁膜が積層された積層膜(積層絶縁膜)からなり、好ましくは、酸化シリコン膜OX1と、酸化シリコン膜OX1上の窒化シリコン膜NTと、窒化シリコン膜NT上の酸化シリコン膜OX2との積層膜からなる。
絶縁膜SZ1を形成するには、例えば、まず酸化シリコン膜OX1を熱酸化法またはCVD法により形成してから、酸化シリコン膜OX1上に窒化シリコン膜NTをCVD法で堆積し、更に窒化シリコン膜NT上に酸化シリコン膜OX2をCVD法または熱酸化法あるいはその両方で形成する。これにより、酸化シリコン膜OX1、窒化シリコン膜NTおよび酸化シリコン膜OX2の積層膜からなる絶縁膜SZ1を形成することができる。また、酸化シリコン膜OX1は、n型半導体領域NW形成用のイオン注入の前に、形成することもできる。
次に、図5に示されるように、絶縁膜SZ1上にフォトレジストパターン(図示せず)を形成してから、このフォトレジストパターンをエッチングマスクとして用いて絶縁膜SZ1をエッチングすることにより、絶縁膜SZ1のうちの不要な部分(フォトレジストパターンから露出される部分)を除去する。これにより、絶縁膜SZ1がパターニングされて、残存する絶縁膜SZ1(パターニングされた絶縁膜SZ1)からなる絶縁膜SZが形成される。
次に、図6に示されるように、半導体基板SUBのエピタキシャル層EPの表面に絶縁膜TZ1を形成する。絶縁膜TZ1は、好ましくは酸化シリコン膜からなり、熱酸化法により形成することができる。絶縁膜TZ1は、エピタキシャル層EPの表面のうち、絶縁膜SZが形成されていない領域(すなわちエピタキシャル層EPの露出面)に、形成される。このため、半導体基板SUBのエピタキシャル層EPの表面には、絶縁膜TZ1が形成されている領域と、絶縁膜SZが形成されている領域とがあり、絶縁膜TZ1は、絶縁膜SZと隣接するように形成される。
次に、図7に示されるように、半導体基板SUBの主面上に、従って絶縁膜TZ1,SZ上に、ゲート電極GE用の導電膜(導体膜)として、シリコン膜PSを形成する。シリコン膜PSは、例えばポリシリコン膜からなり、CVD法などを用いて形成することができる。エピタキシャル層EPの表面のうち、絶縁膜SZが形成されている領域では、その絶縁膜SZ上にシリコン膜PSが形成され、エピタキシャル層EPの表面のうち、絶縁膜TZ1が形成されている領域では、その絶縁膜TZ1上にシリコン膜PSが形成される。素子分離領域が形成されている領域では、その素子分離領域上にシリコン膜PSが形成される。
次に、図8に示されるように、シリコン膜PS上にフォトレジストパターンRP1を形成する。それから、フォトレジストパターンRP1をエッチングマスクとして用いて、シリコン膜PSをエッチングする。これにより、ソース側のシリコン膜PSが除去される。
次に、図9に示されるように、フォトレジストパターンRP1およびシリコン膜PSをイオン注入素子マスクとして用いて、半導体基板SUBのエピタキシャル層EPにイオン注入法によりp型不純物を導入することにより、半導体基板SUBのエピタキシャル層EPにp型半導体領域PWを形成する。このイオン注入の際には、斜めイオン注入を用いる。これにより、p型半導体領域PWの一部は、ゲート電極GEと平面視で重なり、従って、p型半導体領域PWの一部は、ゲート電極GEの下方に存在する。その後、フォトレジストパターンRP1は除去する。
次に、図10に示されるように、シリコン膜PS上にフォトレジストパターンRP2を形成する。p型半導体領域PWは、フォトレジストパターンRP2で覆われる。それから、フォトレジストパターンRP2をエッチングマスクとして用いて、シリコン膜PSをエッチングする。これにより、ドレイン側のシリコン膜PSが除去される。その後、フォトレジストパターンRP2は除去され、図11はこの段階が示されている。フォトレジストパターンRP1を用いたエッチングと、フォトレジストパターンRP2を用いたエッチングとにより、シリコン膜PSがパターニングされて、ゲート電極GEが形成される。ゲート電極GEは、パターニングされたシリコン膜PSからなり、ゲート電極GEのソース側の端部(側面)は、フォトレジストパターンRP1を用いたエッチングにより形成され、ゲート電極GEのドレイン側の端部(側面)は、フォトレジストパターンRP2を用いたエッチングにより形成される。ゲート電極GEの下に残存する絶縁膜TZ1が、上記絶縁膜TZとなる。ゲート電極GEは、半導体基板SUBのエピタキシャル層EP上に、絶縁膜TZ,SZを介して形成される。
次に、図12に示されるように、イオン注入法を用いて半導体基板SUBのエピタキシャル層EPにn型不純物を導入することにより、n型ドレイン領域DRおよびn型ソース領域SRを形成し、イオン注入法を用いて半導体基板SUBのエピタキシャル層EPにp型不純物を導入することにより、p型半導体領域BCを形成する。エピタキシャル層EPにおいて、n型ソース領域SRおよびp型半導体領域BCはp型半導体領域PW内に形成され、n型ドレイン領域DRはn型半導体領域NW内に形成される。n型ドレイン領域DRとn型ソース領域SRとは、同じイオン注入工程または別々のイオン注入工程で形成することができる。
次に、図13に示されるように、ゲート電極GEの側壁上にサイドウォールスペーサSWを形成する。例えば、半導体基板SUBの主面上に、ゲート電極GEを覆うように、サイドウォールスペーサSW形成用の絶縁膜をCVD法などを用いて形成した後、その絶縁膜を異方性エッチング技術を用いてエッチバックすることにより、サイドウォールスペーサSWを形成することができる。ゲート電極GEの側壁上に形成されたサイドウォールスペーサSWは、絶縁膜SZ上に位置している。すなわち、側面がゲート電極GEに接しているサイドウォールスペーサSWの底面は、絶縁膜SZの上面に接している。n型ドレイン領域DRおよびn型ソース領域SRの一方または両方を、サイドウォールスペーサSW形成後に形成することもできる。また、n型ソース領域SRに、LDD(Lightly doped Drain)構造を適用することもできる。
次に、図14に示されるように、半導体基板SUBの主面上に、すなわちエピタキシャル層EP上に、ゲート電極GEおよびサイドウォールスペーサSWを覆うように、層間絶縁膜として絶縁膜ILをCVD法などを用いて形成する。絶縁膜ILの形成後、絶縁膜ILの上面をCMP(Chemical Mechanical Polishing:化学的機械的研磨)法などを用いて研磨して平坦化することもできる。
次に、図15に示されるように、絶縁膜IL上に形成したフォトレジストパターン(図示せず)をエッチングマスクとして絶縁膜ILをエッチングすることにより、絶縁膜ILにコンタクトホール(貫通孔)を形成してから、コンタクトホール内に、接続用の導電体部として、導電性のプラグPGを形成する。
例えば、コンタクトホールの底面および側壁上を含む絶縁膜IL上にバリア導体膜を形成してから、そのバリア導体膜上に主導体膜(例えばタングステン膜)をコンタクトホール内を埋めるように形成し、その後、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をCMP法などによって除去する。これにより、プラグPGを形成することができる。
次に、図16に示されるように、プラグPGが埋め込まれた絶縁膜IL上に配線M1を形成する。例えば、プラグPGが埋め込まれた絶縁膜IL上に、配線M1形成用の導電膜を形成してから、この導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パターニングされた導電膜からなる配線M1を形成することができる。以降の工程については、ここではその図示および説明を省略する。
<主要な特徴と効果について>
図17は、本実施の形態の半導体装置の要部断面図であり、上記図1の一部を拡大して示してある。ゲート電極GEに閾値電圧以上の電圧(電位)が印加されると、ゲート電極GEの下に位置する部分のp型半導体領域PWの上部(上層部)にチャネル(n型反転層)CHが形成されるが、このチャネルCHを、図17ではドットのハッチングを付して示してある。チャネルCHが形成されると、n型ソース領域SRとn型ドレイン領域DRとが、チャネルCHおよびn型半導体領域NWを通じて導通する。
本実施の形態の半導体装置は、半導体基板SUB中に互いに離間して形成されたn型ソース領域SRおよびn型ドレイン領域DRと、半導体基板SUB中にn型ソース領域SRを囲むように形成されたp型半導体領域PW(第1半導体領域)と、n型ソース領域SRとn型ドレイン領域DRとの間の半導体基板SUB上に絶縁膜GF(ゲート絶縁膜)を介して形成されたゲート電極GEと、を有する。
本実施の形態の主要な特徴の一つは、ゲート絶縁膜である絶縁膜GFは、平面視において互いに隣り合う絶縁膜TZ(第1ゲート絶縁膜)および絶縁膜SZ(第2ゲート絶縁膜)を有していることである。ゲート電極GEのゲート長方向において、絶縁膜TZ(第1ゲート絶縁膜)はn型ソース領域SRに位置し、かつ、絶縁膜SZ(第2ゲート絶縁膜)はn型ドレイン領域DR側に位置しており、絶縁膜TZ(第1ゲート絶縁膜)は絶縁膜SZ(第2ゲート絶縁膜)よりも薄い。絶縁膜SZ(第2ゲート絶縁膜)は、半導体基板SUB上の酸化シリコン膜OX1(第1絶縁膜)と、酸化シリコン膜OX1上の窒化シリコン膜NT(第2絶縁膜)と、窒化シリコン膜NT上の酸化シリコン膜OX2(第3絶縁膜)と、を有する積層膜からなる。酸化シリコン膜OX1(第1絶縁膜)および酸化シリコン膜OX2(第3絶縁膜)のそれぞれのバンドギャップは、窒化シリコン膜NT(第2絶縁膜)のバンドギャップよりも大きい。
ここで、本実施の形態とは異なり、絶縁膜SZが、全体の厚みは変えずに、単層の絶縁膜(例えば酸化シリコン膜)により構成されている場合を仮定する。ゲート電極GEに電位(ここでは正電位)が印加されてLDMOSFETがオン状態となり、n型ドレイン領域DRに高電位(ここでは正の高電圧)が印加された場合、電界集中箇所においてインパクトイオン化により電子・正孔対が発生する。これにより生じたキャリア(電荷、例えば電子)が絶縁膜GFを通ってゲート電極GEへ注入される虞があるが、それは、キャリアが通過した絶縁膜GFを劣化させ、絶縁膜GFの信頼性を低下させるように作用する。例えば、絶縁膜GFが劣化することにより、ゲート電極GEと半導体基板SUBとの間がリークしやすくなり、その結果、半導体装置の信頼性の低下を招いてしまう。このため、半導体装置の信頼性を高めるためには、インパクトイオン化により発生したキャリアが絶縁膜GFを通ってゲート電極GEへ注入される現象を抑制することが望まれる。
それに対して、本実施の形態では、ゲート絶縁膜である絶縁膜GFは、平面視において互いに隣り合う絶縁膜TZおよび絶縁膜SZを有している。そして、n型ドレイン領域DR側に位置する絶縁膜SZは、半導体基板SUB上の酸化シリコン膜OX1(第1絶縁膜)と、酸化シリコン膜OX1上の窒化シリコン膜NT(第2絶縁膜)と、窒化シリコン膜NT上の酸化シリコン膜OX2(第3絶縁膜)と、を有する積層膜からなる。
上述のように、インパクトイオン化により発生したキャリア(電荷、例えば電子)は、絶縁膜SZを通ってゲート電極GEへ注入されようとする。しかしながら、酸化シリコン膜OX1(第1絶縁膜)および酸化シリコン膜OX2(第3絶縁膜)のそれぞれのバンドギャップが、窒化シリコン膜NT(第2絶縁膜)のバンドギャップよりも大きい。これにより、絶縁膜SZにおいては、電荷ブロック層として機能する外側の層(ここでは酸化シリコン膜OX1,OX2)のポテンシャル障壁高さに比べ、電荷保持部として機能する内側の層(ここでは窒化シリコン膜NT)のポテンシャル障壁高さが低くなり、ポテンシャル井戸が形成されている。このため、インパクトイオン化により発生したキャリア(電荷、例えば電子)は、半導体基板SUBから酸化シリコン膜OX1(第1絶縁膜)を通過(トンネリング)して、窒化シリコン膜NT(第2絶縁膜)に注入されたとしても、酸化シリコン膜OX2(第3絶縁膜)と窒化シリコン膜NT(第2絶縁膜)との間のポテンシャル障壁を乗り越えることが難しく、窒化シリコン膜NTに保持される。これにより、インパクトイオン化によって生じたキャリアが絶縁膜SZを通ってゲート電極GEへ注入される現象を抑制または防止することができる。このため、キャリアの通過による絶縁膜GF(SZ)の劣化を抑制または防止できるため、絶縁膜GFの信頼性を向上させることができ、その結果、半導体装置の信頼性を向上させることができる。例えば、絶縁膜GFの劣化によるリーク電流の増加を抑制または防止できる。
例えば、図17においては、星印(☆)で示された箇所HEでインパクトイオン化により電子・正孔対が発生し、それによって発生したキャリア(電荷、例えば電子)CRが酸化シリコン膜OX1を通過して窒化シリコン膜NTに注入され、酸化シリコン膜OX2を通過せずに窒化シリコン膜NTに保持される様子が模式的に示してある。
また、インパクトイオン化は、電界が集中した箇所で発生しやすく、n型ソース領域SRに近い領域よりも、n型ドレイン領域DRに近い領域で発生しやすい。このため、平面視において互いに隣り合う絶縁膜TZと絶縁膜SZとのうち、n型ソース領域SR側に位置する絶縁膜TZに比べて、n型ドレイン領域DR側に位置する絶縁膜SZの方が、インパクトイオン化によって生じたキャリアの影響を受けやすい。
そこで、本実施の形態では、絶縁膜TZと絶縁膜SZとのうち、n型ドレイン領域DR側に位置する絶縁膜SZについて、上述のようにバンドギャップが相対的に大きな酸化シリコン膜OX1,OX2(第1および第3絶縁膜)でバンドギャップが相対的に小さな窒化シリコン膜NT(第2絶縁膜)を挟んだ構造を採用している。これにより、インパクトイオン化によって生じたキャリアが絶縁膜SZを通ってゲート電極GEへ注入される現象を抑制または防止することができるため、ゲート絶縁膜である絶縁膜GFの信頼性を高めることができ、半導体装置の信頼性を向上させることができる。一方、絶縁膜TZと絶縁膜SZとのうち、n型ソース領域SR側に位置する絶縁膜TZについては、インパクトイオン化により発生したキャリアが絶縁膜TZを通ってゲート電極GEへ注入される現象が生じる懸念は小さい。このため、本実施の形態では、n型ソース領域SR側に位置する絶縁膜TZについては、n型ドレイン領域DR側に位置する絶縁膜SZに比べて、厚さを薄くしている。n型ソース領域SR側に位置する絶縁膜TZの厚さを薄くしたことにより、半導体基板SUBにおいて絶縁膜TZの下にチャネルCHを形成しやすくなる。これにより、LDMOSFETを制御しやすくなり、例えばLDMOSFETのしきい値電圧を低くすることができる。
LDMOSFETのチャネル形成領域(チャネルCH)とゲート電極GEとの間には、絶縁膜TZが介在している。LDMOSFETのチャネル形成領域(チャネルCH)とゲート電極GEとの間には、ゲート絶縁膜SZは配置されていないことが好ましい。これにより、チャネル形成領域(チャネルCH)上に存在するのは、厚い絶縁膜SZではなく、絶縁膜SZよりも薄い絶縁膜TZとなるため、ゲート電極GEへの電圧印加によりチャネルCHを形成しやすくなり、LDMOSFETのしきい値電圧を効率的に低くすることができる。すなわち、チャネル形成領域上のゲート絶縁膜の厚さを薄くすることは、しきい電圧を低くする作用があり、本実施の形態では、チャネル形成領域上に絶縁膜SZではなくそれよりも薄い絶縁膜TZを配置することで、しきい値電圧を低くすることが可能となる。なお、チャネル形成領域とは、ゲート電極GEにしきい値電圧以上の電圧を印加してLDMOSFETをオン状態としたときにチャネルCHが形成される領域のことである。図17からもわかるように、n型ソース領域SRとn型ドレイン領域DRとの間のp型半導体領域PW(第1半導体領域)の上部が、チャネル形成領域に対応している。
また、ゲート電極GEのゲート長方向において、絶縁膜TZとゲート絶縁膜SZとの接続部(隣接位置)CPは、チャネル形成領域よりもn型ドレイン領域DR側に位置している。具体的には、ゲート電極GEのゲート長方向において、絶縁膜TZとゲート絶縁膜SZとの接続部(隣接位置)CPは、チャネル形成領域上ではなく(従ってp型半導体領域PW上ではなく)、n型半導体領域NW上に位置している。これにより、チャネル形成領域(チャネルCH)上に存在するのは、厚い絶縁膜SZではなく、絶縁膜SZよりも薄い絶縁膜TZとなるため、ゲート電極GEへの電圧印加によりチャネルCHを形成しやすくなり、LDMOSFETのしきい値電圧を効率的に低くすることができる。
また、絶縁膜TZは、単層の絶縁膜からなることが好ましい。これにより、絶縁膜TZの厚さを的確に薄くすることができ、また、絶縁膜TZの厚さを制御しやすくなる。また、絶縁膜TZが単層の酸化シリコン膜であれば、更に好ましく、これにより、ゲート絶縁膜として機能する絶縁膜TZの信頼性をより向上させることができる。
また、絶縁膜TZと絶縁膜SZとが平面視において互いに隣り合い、かつ、絶縁膜SZが絶縁膜TZよりも厚いことを反映して、絶縁膜TZと絶縁膜SZとの接続部(隣接位置)CPには、段差(上面の高さ位置の差)が存在している。接続部CPの段差は、ゲート電極GEで覆われている。
また、本実施の形態では、絶縁膜SZは、バンドギャップが相対的に小さな中間層(窒化シリコン膜NT)を、それよりもバンドギャップが相対的に大きな上層(酸化シリコン膜OX1)および下層(酸化シリコン膜OX2)で挟んだ構造を適用している。これを実現するために、バンドギャップが相対的に小さな中間層として、窒化シリコン膜NTを用い、バンドギャップが相対的に大きな上層および下層として、酸化シリコン膜OX1および酸化シリコン膜OX2を用いている。他の形態として、絶縁膜SZにおいて、バンドギャップが相対的に小さな中間層として、窒化シリコン膜以外の膜を用いることもでき、また、バンドギャップが相対的に大きな上層および下層として、酸化シリコン膜以外の膜を用いることもできる。その場合も、インパクトイオン化により発生したキャリアは、絶縁膜SZの下層を通過して絶縁膜SZの中間層に注入されたとしても、その中間層と絶縁膜SZの上層との間のポテンシャル障壁を乗り越えることが難しく、中間層に保持される。このため、インパクトイオン化によって生じたキャリアが絶縁膜SZを通ってゲート電極GEへ注入される現象を抑制または防止することができるため、絶縁膜GFの信頼性を向上させることができ、半導体装置の信頼性を向上させることができる。
但し、酸化シリコン膜や窒化シリコン膜は、良好な膜質の膜を形成しやすいため、絶縁膜SZにおいて、バンドギャップが相対的に小さな中間層として、窒化シリコン膜NTを用い、バンドギャップが相対的に大きな上層および下層として、酸化シリコン膜OX1および酸化シリコン膜OX2を用いることが、より好ましい。これにより、絶縁膜GFの信頼性をより向上させることができるため、半導体装置の信頼性をより向上させることができる。また、絶縁膜SZも形成しやすくなる。
次に、図17を参照して、各種寸法について例示するが、これに限定されるものではない。
チャネル長CHLは、例えば0.15~0.3μm程度とすることができる。また、ゲート電極GEの下に存在する絶縁膜TZの長さ(ゲート電極GEのゲート長方向における長さ)GAは、例えば0.4~0.7μm程度とすることができる。LDMOSFETの耐圧を高くする場合は、長さGAを大きくする。また、絶縁膜TZとゲート絶縁膜SZとの接続部CPからn型ドレイン領域DRまでの距離(ゲート電極GEのゲート長方向における距離)SPは、例えば0.2~1.5μm程度とすることができる。LDMOSFETの耐圧を高くする場合は、距離SPを大きくする。また、ゲート電極GEの下に存在する絶縁膜SZの長さ(ゲート電極GEのゲート長方向における長さ)FPは、LDMOSFETの要求特性に応じて変更できるが、例えば距離SPの半分程度とすることができる。
(実施の形態2)
図18は、本実施の形態2の半導体装置の要部断面図であり、上記図1に対応するものである。
本実施の形態2(図18)の半導体装置は、以下の点が、上記実施の形態1(図1)の半導体装置と相違している。すなわち、図18に示される本実施の形態2の半導体装置は、プラグPGとして、上記プラグPGS,PGD,PGBだけでなく、絶縁膜SZと接続するプラグ(コンタクトプラグ)PG1も含んでいる。
プラグPG1は、ゲート電極GEのゲート長方向において、n型ドレイン領域DRとゲート電極GEとの間に配置されている。プラグPG1は、フィールドプレート(フィールドプレート電極)として機能することができる。プラグPG1は、絶縁膜ILに形成されたコンタクトホール(貫通孔)CT1に埋め込まれている。
絶縁膜SZは、平面視においてゲート電極GEと重なる部分(すなわちゲート電極GEの下に位置する部分)と、平面視においてゲート電極GEと重ならない部分(すなわちゲート電極GEからn型ドレイン領域DR方向にはみ出す部分)とを有しており、プラグPG1は、平面視においてゲート電極GEと重ならない部分の絶縁膜SZ上に形成されている。言い換えると、プラグPG1は、ゲート電極GEで覆われずに、ゲート電極GEから露出している部分の絶縁膜SZ上に形成されている。
プラグPG1が埋め込まれているコンタクトホールCT1は、絶縁膜ILだけでなく、絶縁膜SZの酸化シリコン膜OX2も貫通し、絶縁膜SZの窒化シリコン膜NTに到達している。換言すると、酸化シリコン膜OX2は、絶縁膜ILのコンタクトホールCT1と連通する開口部OPを有しており、酸化シリコン膜OX2の開口部OPから窒化シリコン膜NTが露出されている。開口部OPは、窒化シリコン膜NTの一部を露出するように酸化シリコン膜OX2に形成された開口部であるが、コンタクトホールCT1のうち、酸化シリコン膜OX2に形成されている部分が、開口部OPであると言うこともできる。プラグPG1は、絶縁膜ILのコンタクトホールCT1と酸化シリコン膜OX2の開口部OPとに埋め込まれており、プラグPG1は、酸化シリコン膜OX2の開口部OPを介して窒化シリコン膜NTと接続されている。すなわち、プラグPG1の底面は、酸化シリコン膜OX2の開口部OPから露出される窒化シリコン膜NTと接続されており、より特定的には、プラグPG1の底面は、酸化シリコン膜OX2の開口部OPから露出される窒化シリコン膜NTと接している。また、プラグPGは、配線M1(M1F)と電気的に接続されている。
本実施の形態2(図18)の半導体装置の他の構成は、上記実施の形態1(図1)の半導体装置とほぼ同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態2の半導体装置は、絶縁膜SZと接続するプラグPG1も含んでおり、プラグPG1は、酸化シリコン膜OX2の開口部OPを介して窒化シリコン膜NTと接続されている。このため、インパクトイオン化により発生したキャリアが酸化シリコン膜OX1を通過して窒化シリコン膜NTに注入され、酸化シリコン膜OX2を通過せずに窒化シリコン膜NTに保持された場合に、その酸化シリコン膜OX2に保持されたキャリア(電荷)を、プラグPG1によって酸化シリコン膜OX2から引き抜くことができる。これにより、絶縁膜SZの窒化シリコン膜NTに蓄積する電荷量を抑制できるため、絶縁膜SZの窒化シリコン膜NTに蓄積する電荷が、LDMOSFETの動作に影響を与えるのを、抑制または防止することができる。従って、半導体装置の信頼性を、より向上させることができる。
また、プラグPG1は、フィールドプレートとして機能させることもできるため、プラグPG1による電界緩和の効果も得ることができる。従って、LDMOSFETを有する半導体装置の性能を向上させることができる。
(実施の形態3)
図19は、本実施の形態3の半導体装置の要部断面図であり、上記図1および図18に対応するものである。
本実施の形態3(図19)の半導体装置は、以下の点が、上記実施の形態1(図1)の半導体装置と相違している。すなわち、本実施の形態3の半導体装置は、図19に示されるように、プラグPGとして、上記プラグPGS,PGD,PGBだけでなく、絶縁膜SZと接続するプラグ(コンタクトプラグ)PG2も含んでいる。本実施の形態3の半導体装置は、図19に示されるように、ゲート電極GEから露出している絶縁膜SZを部分的に覆う絶縁膜SCを、更に有している。
プラグPG2は、ゲート電極GEのゲート長方向において、n型ドレイン領域DRとゲート電極GEとの間に配置されている。プラグPG2は、フィールドプレート(フィールドプレート電極)として機能することができる。プラグPG2は、絶縁膜ILに形成されたコンタクトホール(貫通孔)CT2に埋め込まれている。
絶縁膜SZは、平面視においてゲート電極GEと重なる部分(すなわちゲート電極GEの下に位置する部分)と、平面視においてゲート電極GEと重ならない部分(すなわちゲート電極GEからn型ドレイン領域DR方向にはみ出す部分)とを有しており、プラグPG2は、平面視においてゲート電極GEと重ならない部分の絶縁膜SZ上に形成されている。言い換えると、プラグPG2は、ゲート電極GEで覆われずに、ゲート電極GEから露出している部分の絶縁膜SZ上に形成されている。また、絶縁膜SCは、平面視においてゲート電極GEと重ならない部分の絶縁膜SZ上に形成されており、言い換えると、絶縁膜SCは、ゲート電極GEで覆われずに、ゲート電極GEから露出している部分の絶縁膜SZ上に形成されている。また、プラグPGは、配線M1(M1F)と電気的に接続されている。
平面視において、コンタクトホールCT2は、絶縁膜SCと部分的に重なっており、従って、プラグPG2は、絶縁膜SCと部分的に重なっている。コンタクトホールCT2の底部では、絶縁膜SCと、絶縁膜SCで覆われていない部分の絶縁膜SZの酸化シリコン膜OX2とが露出されている。このため、プラグPG2の底部の一部は、絶縁膜SZの酸化シリコン膜OX2と接続され、プラグPG2の底部の他の一部は、絶縁膜SCと接続されている。すなわち、プラグPG2の底部の一部は、絶縁膜SCで覆われていない部分の絶縁膜SZの酸化シリコン膜OX2と接しており、プラグPG2の底部の他の一部は、絶縁膜SCと接している。言い換えると、プラグPG2の底部は、絶縁膜SCで覆われていない部分の絶縁膜SZの酸化シリコン膜OX2上に位置する部分と、絶縁膜SC上に位置する部分とを有している。
酸化シリコン膜OX2上の絶縁膜SCの上面の高さ位置は、酸化シリコン膜OX2の上面の高さ位置よりも高い。このため、プラグPG2の底面には段差が形成され、プラグPG2の底面のうち、酸化シリコン膜OX2に接続する(接する)部分よりも、絶縁膜SCに接続する(接する)部分の方が、高さ位置が高くなっている。プラグPG2の底面のうち、酸化シリコン膜OX2に接続する(接する)部分は、ゲート電極GE側に位置し、絶縁膜SCに接続する(接する)部分は、n型ドレイン領域DR側に位置している。このため、プラグPG2の底面(底部)は、ゲート電極GE側の部分(すなわち酸化シリコン膜OX2に接続する部分)よりも、n型ドレイン領域DR側の部分(すなわち酸化シリコン膜OX2に接続する部分)の方が、高さ位置が高くなっている。
ここで、絶縁膜SCとしては、シリサイドブロック膜を用いることができる。シリサイドブロック膜とは、サリサイド(Salicide:Self Aligned Silicide)技術を用いて金属シリサイド層を形成する際に、金属シリサイド層の形成を防ぐべき領域(半導体領域)を覆うために用いられる膜に対応している。
本実施の形態3(図19)の半導体装置の他の構成は、上記実施の形態1(図1)の半導体装置とほぼ同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態3の半導体装置は、絶縁膜SCと絶縁膜SCで覆われない部分の酸化シリコン膜OX2と接続するプラグPG2も有している。プラグPG2は、フィールドプレートとして機能させることができるため、プラグPG2による電界緩和の効果を得ることができる。プラグPG2の底面(底部)の高さ位置は、ゲート電極GE側の部分(すなわち酸化シリコン膜OX2に接続する部分)よりも、n型ドレイン領域DR側の部分(すなわち酸化シリコン膜OX2に接続する部分)の方が、高さ位置が高くなっている。このため、半導体基板SUB(エピタキシャル層EP)からプラグPG2までの距離は、プラグPG2の底面のうち、ゲート電極GE側の部分(すなわち酸化シリコン膜OX2に接続する部分)よりも、n型ドレイン領域DR側の部分(すなわち酸化シリコン膜OX2に接続する部分)の方が、大きくなっている。これにより、フィールドプレートとしてのプラグPG2による電界緩和の効果を、更に高めることができる。従って、LDMOSFETを有する半導体装置の性能を、より向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
BC p型半導体領域
CH チャネル
CP 接続部
CR キャリア
CT1,CT2 コンタクトホール
DR n型ドレイン領域
EP エピタキシャル層
GE ゲート電極
GF 絶縁膜
IL 絶縁膜
M1 配線
M1D ドレイン配線
M1S ソース配線
NT 窒化シリコン膜
NW n型半導体領域
OP 開口部
OX1,OX2 酸化シリコン膜
PG,PG1,PG2,PGB,PGD,PGS プラグ
PW p型半導体領域
SB 基板本体
SC 絶縁膜
SR n型ソース領域
SUB 半導体基板
SW,SW1,SW2 サイドウォールスペーサ
SZ 絶縁膜
TZ 絶縁膜

Claims (16)

  1. 半導体基板と、
    前記半導体基板中に互いに離間して形成された、MISFET用の第1導電型のソース領域および前記第1導電型のドレイン領域と、
    前記半導体基板中に、前記ソース領域を囲むように形成された、前記第1導電型とは反対の第2導電型の第1半導体領域と、
    前記ソース領域と前記ドレイン領域との間の前記半導体基板上にゲート絶縁膜を介して形成された、前記MISFET用のゲート電極と、
    を有し、
    前記ゲート絶縁膜は、平面視において互いに隣り合う第1ゲート絶縁膜および第2ゲート絶縁膜を有し、
    前記ゲート電極のゲート長方向において、前記第1ゲート絶縁膜は前記ソース領域側に位置し、かつ、前記第2ゲート絶縁膜は前記ドレイン領域側に位置し、
    前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜よりも薄く、
    前記第2ゲート絶縁膜は、前記半導体基板上の第1絶縁膜と、前記第1絶縁膜上の第2絶縁膜と、前記第2絶縁膜上の第3絶縁膜と、を有する積層膜からなり、
    前記第1絶縁膜および前記第3絶縁膜のそれぞれのバンドギャップは、前記第2絶縁膜のバンドギャップよりも大きく、
    前記第2ゲート絶縁膜と接続する第1コンタクトプラグを更に有し、
    前記第3絶縁膜は、前記第2絶縁膜の一部を露出するように形成された第1開口部を有し、
    前記第1コンタクトプラグは、前記第1開口部を介して前記第2絶縁膜と接続されている、半導体装置。
  2. 請求項1記載の半導体装置において、
    前記第1ゲート絶縁膜は、単層の絶縁膜からなる、半導体装置。
  3. 請求項1記載の半導体装置において、
    前記MISFETは、LDMOSFETである、半導体装置。
  4. 請求項1記載の半導体装置において、
    前記MISFETのチャネル形成領域と前記ゲート電極との間には、前記第1ゲート絶縁膜が介在している、半導体装置。
  5. 請求項4記載の半導体装置において、
    前記チャネル形成領域と前記ゲート電極との間には、前記第2ゲート絶縁膜は配置されていない、半導体装置。
  6. 請求項5記載の半導体装置において、
    前記ソース領域と前記ドレイン領域との間の前記第1半導体領域の上部が、前記チャネル形成領域である、半導体装置。
  7. 請求項4記載の半導体装置において、
    前記ゲート電極のゲート長方向において、前記第1ゲート絶縁膜と前記第2ゲート絶縁膜との接続部は、前記チャネル形成領域よりも前記ドレイン領域側に位置している、半導体装置。
  8. 請求項1記載の半導体装置において、
    前記ゲート電極のゲート長方向において、前記第1半導体領域と前記ドレイン領域との間に介在する前記第1導電型の第2半導体領域を更に有し、
    前記第2半導体領域の不純物濃度は、前記ドレイン領域の不純物濃度よりも低い、半導体装置。
  9. 請求項1記載の半導体装置において、
    前記第1絶縁膜および前記第3絶縁膜は、それぞれ酸化シリコン膜からなり、
    前記第2絶縁膜は、窒化シリコン膜からなる、半導体装置。
  10. 請求項9記載の半導体装置において、
    前記第1絶縁膜の厚さは、5nm以上かつ15nm以下であり、
    前記第2絶縁膜の厚さは、5nm以上かつ15nm以下であり、
    前記第3絶縁膜の厚さは、5nm以上かつ15nm以下である、半導体装置。
  11. 請求項9記載の半導体装置において、
    前記第1ゲート絶縁膜は、酸化シリコン膜からなる、半導体装置。
  12. 請求項11記載の半導体装置において、
    前記第1ゲート絶縁膜の厚さは、4nm以上かつ20nm以下である、半導体装置。
  13. 請求項1記載の半導体装置において、
    前記第1ゲート絶縁膜と前記第2ゲート絶縁膜との接続部は、段差を有する、半導体装置。
  14. 請求項13記載の半導体装置において、
    前記段差は、前記ゲート電極で覆われている、半導体装置。
  15. 請求項1記載の半導体装置において、
    前記ゲート電極の側面に形成されたサイドウォールスペーサを更に有し、
    前記サイドウォールスペーサのうち、前記ソース領域側に形成された第1サイドウォールスペーサは、前記半導体基板上に位置し、前記ドレイン領域側に形成された第2サイドウォールスペーサは前記第2ゲート絶縁膜上に位置している、半導体装置。
  16. 半導体基板と、
    前記半導体基板中に互いに離間して形成された、MISFET用の第1導電型のソース領域および前記第1導電型のドレイン領域と、
    前記半導体基板中に、前記ソース領域を囲むように形成された、前記第1導電型とは反対の第2導電型の第1半導体領域と、
    前記ソース領域と前記ドレイン領域との間の前記半導体基板上にゲート絶縁膜を介して形成された、前記MISFET用のゲート電極と、
    を有し、
    前記ゲート絶縁膜は、平面視において互いに隣り合う第1ゲート絶縁膜および第2ゲート絶縁膜を有し、
    前記ゲート電極のゲート長方向において、前記第1ゲート絶縁膜は前記ソース領域側に位置し、かつ、前記第2ゲート絶縁膜は前記ドレイン領域側に位置し、
    前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜よりも薄く、
    前記第2ゲート絶縁膜は、前記半導体基板上の第1絶縁膜と、前記第1絶縁膜上の第2絶縁膜と、前記第2絶縁膜上の第3絶縁膜と、を有する積層膜からなり、
    前記第1絶縁膜および前記第3絶縁膜のそれぞれのバンドギャップは、前記第2絶縁膜のバンドギャップよりも大きく、
    前記第2ゲート絶縁膜と接続する第2コンタクトプラグと、
    前記ゲート電極から露出している前記第2ゲート絶縁膜を部分的に覆うように形成された第4絶縁膜と、
    を更に有し、
    前記第2コンタクトプラグの底部の一部は、前記第3絶縁膜と接続され、前記第2コンタクトプラグの底部の他の一部は、前記第4絶縁膜と接続されている、半導体装置。
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