JP2949947B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2949947B2 JP2949947B2 JP21569991A JP21569991A JP2949947B2 JP 2949947 B2 JP2949947 B2 JP 2949947B2 JP 21569991 A JP21569991 A JP 21569991A JP 21569991 A JP21569991 A JP 21569991A JP 2949947 B2 JP2949947 B2 JP 2949947B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- drain
- gate oxide
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本願は、半導体装置に関し、特に
放射線に曝される環境で使用される電界効果トランジス
タ（以降ＦＥＴと記します）に関する。
放射線に曝される環境で使用される電界効果トランジス
タ（以降ＦＥＴと記します）に関する。
【０００２】
【従来の技術】一般的にＦＥＴは、ドレインに高電圧が
かかると、ゲート近くのドレイン領域に生じる高電界部
分で絶縁破壊する。ドレイン付近の電界集中を抑えてド
レインの高耐圧化を実現するＦＥＴとして、高ドレイン
耐圧パワーＦＥＴが知られている。このＦＥＴは、図７
の一例の縦断面図のように、ドレインのｎ+ 層４７付近
のゲート絶縁膜５０を厚く形成して、ドレイン付近の電
界集中を抑えてた。
かかると、ゲート近くのドレイン領域に生じる高電界部
分で絶縁破壊する。ドレイン付近の電界集中を抑えてド
レインの高耐圧化を実現するＦＥＴとして、高ドレイン
耐圧パワーＦＥＴが知られている。このＦＥＴは、図７
の一例の縦断面図のように、ドレインのｎ+ 層４７付近
のゲート絶縁膜５０を厚く形成して、ドレイン付近の電
界集中を抑えてた。
【０００３】
【発明が解決しようとする課題】宇宙空間あるいは原子
炉の周辺で使用されるＦＥＴは、高線量の放射線に曝さ
れ、ＦＥＴ内に放射線損傷が発生する。ＦＥＴのゲート
酸化膜にＸ線やガンマ線等の放射線が入射すると、半導
体基板と酸化膜の界面に界面準位が発生する。界面準位
は、放射線の入射により酸化膜の内部に発生した正孔
が、膜内電界により酸化膜／シリコン界面に移動し、界
面と反応する事により生じる。
炉の周辺で使用されるＦＥＴは、高線量の放射線に曝さ
れ、ＦＥＴ内に放射線損傷が発生する。ＦＥＴのゲート
酸化膜にＸ線やガンマ線等の放射線が入射すると、半導
体基板と酸化膜の界面に界面準位が発生する。界面準位
は、放射線の入射により酸化膜の内部に発生した正孔
が、膜内電界により酸化膜／シリコン界面に移動し、界
面と反応する事により生じる。
【０００４】放射線の入射により酸化膜内には正孔が均
一に発生し、正孔量は酸化膜の体積に比例するので、単
位面積あたりの酸化膜内に発生する正孔量及び界面準位
発生量は、酸化膜の厚さにほぼ比例する。
一に発生し、正孔量は酸化膜の体積に比例するので、単
位面積あたりの酸化膜内に発生する正孔量及び界面準位
発生量は、酸化膜の厚さにほぼ比例する。
【０００５】前述の高ドレイン耐圧パワーＦＥＴの場
合、ドレインのｎ+層４７付近のゲート酸化膜５０が厚
いため、これに放射線が入射した場合、ドレイン付近の
厚いゲート酸化膜５０とシリコン基板４１の界面にはソ
ースのｎ+ 層４６付近のシリコン／酸化膜界面よりも多
量の界面準位が発生し、これが散乱中心として振る舞う
ため、トランジスタ５１がＯＮ状態の場合に流れるドレ
イン電流の移動度が低下するという欠点を有する。さら
に移動度の低下は、最大ドレイン電流量の低下を引き起
こす。
合、ドレインのｎ+層４７付近のゲート酸化膜５０が厚
いため、これに放射線が入射した場合、ドレイン付近の
厚いゲート酸化膜５０とシリコン基板４１の界面にはソ
ースのｎ+ 層４６付近のシリコン／酸化膜界面よりも多
量の界面準位が発生し、これが散乱中心として振る舞う
ため、トランジスタ５１がＯＮ状態の場合に流れるドレ
イン電流の移動度が低下するという欠点を有する。さら
に移動度の低下は、最大ドレイン電流量の低下を引き起
こす。
【０００６】以上示した様な放射線の被爆に起因するト
ランジスタ特性の変動は回復不可能であり、被爆線量の
蓄積に伴い増加するため、やがて装置の機能を損なう。
ランジスタ特性の変動は回復不可能であり、被爆線量の
蓄積に伴い増加するため、やがて装置の機能を損なう。
【０００７】本発明の目的は、放射線耐性が強化された
半導体装置を提供することである。
半導体装置を提供することである。
【０００８】
【課題を解決するための手段】放射線の入射のよる界面
準位の発生を防ぐには、ゲート酸化膜として、リン或い
はボロンの少なくとも一方を含んだシリコン酸化膜を用
いると効果がある。シリコン酸化膜にリン或いはボロン
等の不純物が含まれる場合、これらの不純物は酸化膜中
のキャリアに対する再結合中心として働く。この様な不
純物を含む酸化膜に放射線が入射して発生した電子−正
孔対は、再結合中心の存在によりすぐに消滅するため、
界面準位等の放射線損傷の発生量が減少する。
準位の発生を防ぐには、ゲート酸化膜として、リン或い
はボロンの少なくとも一方を含んだシリコン酸化膜を用
いると効果がある。シリコン酸化膜にリン或いはボロン
等の不純物が含まれる場合、これらの不純物は酸化膜中
のキャリアに対する再結合中心として働く。この様な不
純物を含む酸化膜に放射線が入射して発生した電子−正
孔対は、再結合中心の存在によりすぐに消滅するため、
界面準位等の放射線損傷の発生量が減少する。
【０００９】この様にリン或いはボロンの少なくとも一
方を含むシリコン酸化膜は、放射線損傷の発生が少なく
放射線耐性の高い膜と言える。しかしこの様な膜をその
ままゲート絶縁膜として用いることはできない。その理
由は、通常リン或いはボロンを含む厚いシリコン酸化膜
は化気相成長法を用いて形成されるが、シリコン基板上
に化学気相成長法を用いて酸化膜を作成すると、基板と
の界面に多量の界面準位ができ、これが原因となって大
きなリーク電流が流れる為である。
方を含むシリコン酸化膜は、放射線損傷の発生が少なく
放射線耐性の高い膜と言える。しかしこの様な膜をその
ままゲート絶縁膜として用いることはできない。その理
由は、通常リン或いはボロンを含む厚いシリコン酸化膜
は化気相成長法を用いて形成されるが、シリコン基板上
に化学気相成長法を用いて酸化膜を作成すると、基板と
の界面に多量の界面準位ができ、これが原因となって大
きなリーク電流が流れる為である。
【００１０】そのため、この膜をゲート絶縁膜として用
いるには、シリコン基板上に界面特性の良好な熱酸化膜
を形成し、その上に化学気相成長法を用いてリン或いは
ボロンの少なくとも一方を含むシリコン酸化膜を形成し
た複合膜をもちいると良い。前述のように、熱酸化膜
は、リンやボロンを含む酸化膜に較べ、放射線入射時に
多量の界面準位が発生するが、膜厚を十分薄くすること
により、界面準位発生量をデバイス動作に差し障りの無
い程度に抑えることが出来る。そのため、この様な複合
膜を用いることにより、シリコン基板との界面状態が良
く、且つ放射線耐性の高いゲート絶縁膜を得ることがで
きる。
いるには、シリコン基板上に界面特性の良好な熱酸化膜
を形成し、その上に化学気相成長法を用いてリン或いは
ボロンの少なくとも一方を含むシリコン酸化膜を形成し
た複合膜をもちいると良い。前述のように、熱酸化膜
は、リンやボロンを含む酸化膜に較べ、放射線入射時に
多量の界面準位が発生するが、膜厚を十分薄くすること
により、界面準位発生量をデバイス動作に差し障りの無
い程度に抑えることが出来る。そのため、この様な複合
膜を用いることにより、シリコン基板との界面状態が良
く、且つ放射線耐性の高いゲート絶縁膜を得ることがで
きる。
【００１１】この様な複合膜をドレイン付近の厚いゲー
ト酸化膜として用いることにより、放射線耐性の高い高
耐圧ＭＯＳトランジスタを実現することができ、更にこ
れを用いた半導体装置の信頼性を高めることができる。
ト酸化膜として用いることにより、放射線耐性の高い高
耐圧ＭＯＳトランジスタを実現することができ、更にこ
れを用いた半導体装置の信頼性を高めることができる。
【００１２】本発明の半導体装置は、高耐圧ＦＥＴのド
レイン付近の厚いゲート酸化膜として、薄い熱酸化膜の
上にリン或いはボロンのうち少なくとも一方を含んだシ
リコン酸化膜を形成した構造を有する。
レイン付近の厚いゲート酸化膜として、薄い熱酸化膜の
上にリン或いはボロンのうち少なくとも一方を含んだシ
リコン酸化膜を形成した構造を有する。
【００１３】
【実施例】次に本発明について、図面を参照して説明す
る。
る。
【００１４】〈第１の実施例〉図１は本発明の一実施例
の縦断面図である。ｐ型シリコン基板１は、その表面に
ドレインのｎ+ 層７とソースのｎ+ 層６とを有し、薄い
熱酸化膜である第１のゲート酸化膜３にその表面をおお
われている。ソース・ドレイン間の領域であるチャンネ
ル領域で、ドレインのｎ+ 層７側のチャンネル領域に、
厚いリンガラス膜の第２のゲート酸化膜４が第１のゲー
ト酸化膜３の表面に形成されている。この第１ゲート酸
化膜３および第２のゲート酸化膜４の表面に、多結晶シ
リコン膜のゲート電極５が形成されている。
の縦断面図である。ｐ型シリコン基板１は、その表面に
ドレインのｎ+ 層７とソースのｎ+ 層６とを有し、薄い
熱酸化膜である第１のゲート酸化膜３にその表面をおお
われている。ソース・ドレイン間の領域であるチャンネ
ル領域で、ドレインのｎ+ 層７側のチャンネル領域に、
厚いリンガラス膜の第２のゲート酸化膜４が第１のゲー
ト酸化膜３の表面に形成されている。この第１ゲート酸
化膜３および第２のゲート酸化膜４の表面に、多結晶シ
リコン膜のゲート電極５が形成されている。
【００１５】本実施例のように厚いゲート酸化膜とし
て、薄い第１のゲート酸化膜３とリン或いはボロンの少
なくとも一方を含む厚い酸化膜の第２のゲート酸化膜と
の複合膜を用いると、放射線の入射によりゲート膜内に
発生した電子−正孔対の大部分は消滅し、界面準位等の
放射線損傷の発生が低減されるため、ドレイン電流は界
面準位による電荷散乱の影響を受けず、移動度の低下、
あるいはそれにともなうドレイン電流量の減少を大きく
抑制することができる。
て、薄い第１のゲート酸化膜３とリン或いはボロンの少
なくとも一方を含む厚い酸化膜の第２のゲート酸化膜と
の複合膜を用いると、放射線の入射によりゲート膜内に
発生した電子−正孔対の大部分は消滅し、界面準位等の
放射線損傷の発生が低減されるため、ドレイン電流は界
面準位による電荷散乱の影響を受けず、移動度の低下、
あるいはそれにともなうドレイン電流量の減少を大きく
抑制することができる。
【００１６】図２は、本実施例および従来例のガンマ線
照射前後のゲート電圧とドレイン電圧の関係を示す耐放
射線性の試験データ図であり、放射線照射の有無による
サブスレッシオルド（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ）特
性の変化を示している。ここで半導体装置が吸収した放
射線量は１Ｍｒａｄで、放射線照射中のゲートバイアス
は５Ｖ、ドレイン７とソース６と基板１は接地電位とし
た。放射線の照射により、本発明のＦＥＴ及び従来のＦ
ＥＴの特性が、共に負のゲート電圧方向に移動している
のは、放射線の入射により第２のゲート酸化膜４中に発
生した正孔が膜中トラップに捕獲され、固定正電荷とな
っているためである。放射線照射後のサブスレッシオル
ド領域の特性の傾きの減少は、酸化膜／シリコン界面に
於ける準位の発生に起因するものであるが、従来のＦＥ
Ｔ（破線）に比べ本発明のＦＥＴの方が傾きの変化が小
さい事は、本発明のＦＥＴにおいて、界面準位の発生が
防止された事を示す。この様に本発明のＦＥＴに於いて
耐放射線性が大幅に改善されていることがわかる。
照射前後のゲート電圧とドレイン電圧の関係を示す耐放
射線性の試験データ図であり、放射線照射の有無による
サブスレッシオルド（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ）特
性の変化を示している。ここで半導体装置が吸収した放
射線量は１Ｍｒａｄで、放射線照射中のゲートバイアス
は５Ｖ、ドレイン７とソース６と基板１は接地電位とし
た。放射線の照射により、本発明のＦＥＴ及び従来のＦ
ＥＴの特性が、共に負のゲート電圧方向に移動している
のは、放射線の入射により第２のゲート酸化膜４中に発
生した正孔が膜中トラップに捕獲され、固定正電荷とな
っているためである。放射線照射後のサブスレッシオル
ド領域の特性の傾きの減少は、酸化膜／シリコン界面に
於ける準位の発生に起因するものであるが、従来のＦＥ
Ｔ（破線）に比べ本発明のＦＥＴの方が傾きの変化が小
さい事は、本発明のＦＥＴにおいて、界面準位の発生が
防止された事を示す。この様に本発明のＦＥＴに於いて
耐放射線性が大幅に改善されていることがわかる。
【００１７】更に図３は、図２と同じ条件でガンマ線を
照射したＦＥＴのドレイン電流−ドレイン電圧特性図で
ある。放射線照射によりドレイン電流が減少するが、減
少の度合は、従来のＦＥＴに比べて本発明のＦＥＴの方
が小さい。この結果からも、本発明のＦＥＴに於いて耐
放射線性が大幅に改善されている事がわかる。
照射したＦＥＴのドレイン電流−ドレイン電圧特性図で
ある。放射線照射によりドレイン電流が減少するが、減
少の度合は、従来のＦＥＴに比べて本発明のＦＥＴの方
が小さい。この結果からも、本発明のＦＥＴに於いて耐
放射線性が大幅に改善されている事がわかる。
【００１８】次に前述の本発明の一実施例の製造方法
を、図面を用いて説明する。
を、図面を用いて説明する。
【００１９】図４は、本発明の一実施例の製造方法の製
造工程順断面図である。まず図４（ａ）に示すように、
ｐ型シリコン基板１上の素子分離領域にフィールド酸化
膜２を形成する。次いでｐ型シリコン基板１上の素子形
成領域に９００℃の乾燥酸素を用いた熱酸化法により厚
さ２０ｎｍの第１のゲート酸化膜３を選択的に形成す
る。次にリンまたはボロンの少なくとも一方を含むシリ
コン酸化膜として、リンを３％含む厚さ６０ｎｍのリン
ガラス膜を素子全面に気相成長法により堆積し、これを
リソグラフィーやエッチングにより、選択的に除去し、
第２のゲート酸化膜４を形成する。
造工程順断面図である。まず図４（ａ）に示すように、
ｐ型シリコン基板１上の素子分離領域にフィールド酸化
膜２を形成する。次いでｐ型シリコン基板１上の素子形
成領域に９００℃の乾燥酸素を用いた熱酸化法により厚
さ２０ｎｍの第１のゲート酸化膜３を選択的に形成す
る。次にリンまたはボロンの少なくとも一方を含むシリ
コン酸化膜として、リンを３％含む厚さ６０ｎｍのリン
ガラス膜を素子全面に気相成長法により堆積し、これを
リソグラフィーやエッチングにより、選択的に除去し、
第２のゲート酸化膜４を形成する。
【００２０】次に図４（ｂ）に示すように、９００℃の
窒素雰囲気中で熱処理を行い、第２ゲート酸化膜４の形
状をなだらかにし、断面を角の丸い台形にする。次に第
１のゲート酸化膜３の表面が露出している部分をウェッ
トエッチング法を用いて除去する。
窒素雰囲気中で熱処理を行い、第２ゲート酸化膜４の形
状をなだらかにし、断面を角の丸い台形にする。次に第
１のゲート酸化膜３の表面が露出している部分をウェッ
トエッチング法を用いて除去する。
【００２１】次に図４（ｃ）に示すように、９００℃の
乾燥酸素雰囲気中での熱酸化により、第１のゲート酸化
膜３′を２０ｎｍの厚さで形成する。なお第１のゲート
酸化膜３，３′は、区別する必要がないので以後の記載
ではまとめて第１のゲート酸化膜３とする。次に多結晶
シリコン膜を素子全面に気相成長法を用いて４００ｎｍ
の厚さで形成し、次にリンを含む雰囲気、この場合オキ
シ塩化リン（ＰＯＣｌ3 ）中で熱処理を行い多結晶シリ
コン膜中にリンを導入して多結晶シリコン膜の電気抵抗
を減少させる。次にリソグラフィーやエッチングを用い
て多結晶シリコン膜を選択的に除去することにより、ゲ
ート電極５を形成する。
乾燥酸素雰囲気中での熱酸化により、第１のゲート酸化
膜３′を２０ｎｍの厚さで形成する。なお第１のゲート
酸化膜３，３′は、区別する必要がないので以後の記載
ではまとめて第１のゲート酸化膜３とする。次に多結晶
シリコン膜を素子全面に気相成長法を用いて４００ｎｍ
の厚さで形成し、次にリンを含む雰囲気、この場合オキ
シ塩化リン（ＰＯＣｌ3 ）中で熱処理を行い多結晶シリ
コン膜中にリンを導入して多結晶シリコン膜の電気抵抗
を減少させる。次にリソグラフィーやエッチングを用い
て多結晶シリコン膜を選択的に除去することにより、ゲ
ート電極５を形成する。
【００２２】次にソース・ドレイン領域として、ｎ+ 層
６，７を形成するために、第２ゲート酸化膜４とよびゲ
ート電極５をマスクとして、自己整合的にｎ型の不純物
（この場合砒素イオン）を注入する。次に注入した砒素
イオンを活性化するために９００℃の窒素雰囲気中での
熱処理を行う。
６，７を形成するために、第２ゲート酸化膜４とよびゲ
ート電極５をマスクとして、自己整合的にｎ型の不純物
（この場合砒素イオン）を注入する。次に注入した砒素
イオンを活性化するために９００℃の窒素雰囲気中での
熱処理を行う。
【００２３】次に図１のようにリンとボロンを含むシリ
コン酸化膜８を素子全面に気相成長法を用いて堆積した
後に、コンタクト孔をｎ+ 層６，７上に形成し、最後に
ｎ+ 層６，７の表面に接続されたアルミニウム電極９を
形成する。
コン酸化膜８を素子全面に気相成長法を用いて堆積した
後に、コンタクト孔をｎ+ 層６，７上に形成し、最後に
ｎ+ 層６，７の表面に接続されたアルミニウム電極９を
形成する。
【００２４】〈第２の実施例〉図５は本発明の他の実施
例の縦断面図である。
例の縦断面図である。
【００２５】ｐ型シリコン基板２１は、その表面にドレ
インのｎ+ 層２７とソースのｎ+ 層２６とを有し、薄い
熱酸化膜である第１のゲート酸化膜２３にその表面をお
おわれている。ソース・ドレイン間の領域であるチャン
ネル領域で、ドレインのｎ+ 層２７側のチャンネル領域
に、シリコン窒化膜２０が第１のゲート酸化膜２３の表
面に形成され、このシリコン窒化膜２０の表面に厚いリ
ンガラス膜の第２のゲート酸化膜２４が形成されてい
る。この第１ゲート酸化膜２３および第２のゲート酸化
膜２４の表面に、多結晶シリコン膜のゲート電極５が形
成されている。
インのｎ+ 層２７とソースのｎ+ 層２６とを有し、薄い
熱酸化膜である第１のゲート酸化膜２３にその表面をお
おわれている。ソース・ドレイン間の領域であるチャン
ネル領域で、ドレインのｎ+ 層２７側のチャンネル領域
に、シリコン窒化膜２０が第１のゲート酸化膜２３の表
面に形成され、このシリコン窒化膜２０の表面に厚いリ
ンガラス膜の第２のゲート酸化膜２４が形成されてい
る。この第１ゲート酸化膜２３および第２のゲート酸化
膜２４の表面に、多結晶シリコン膜のゲート電極５が形
成されている。
【００２６】本実施例では、第１のゲート酸化膜２３と
第２のゲート酸化膜２４の間に、シリコン窒化膜２０が
形成された構造を有している。このシリコン窒化膜２０
は、第２のゲート酸化膜２４中のリン或いはボロンが第
１のゲート酸化膜２３を通過して、シリコン基板１の表
面に拡散し、トランジスタ特性に影響を与えることを抑
制する。シリコン窒化膜はシリコン酸化膜に較べて密度
が高く、リンやボロン等の不純物が拡散しにくい為、第
２のゲート酸化膜内のリン或いはボロンがシリコン基板
１の表面に拡散する事を抑止するバリア膜の役割を果た
す。
第２のゲート酸化膜２４の間に、シリコン窒化膜２０が
形成された構造を有している。このシリコン窒化膜２０
は、第２のゲート酸化膜２４中のリン或いはボロンが第
１のゲート酸化膜２３を通過して、シリコン基板１の表
面に拡散し、トランジスタ特性に影響を与えることを抑
制する。シリコン窒化膜はシリコン酸化膜に較べて密度
が高く、リンやボロン等の不純物が拡散しにくい為、第
２のゲート酸化膜内のリン或いはボロンがシリコン基板
１の表面に拡散する事を抑止するバリア膜の役割を果た
す。
【００２７】更に、化学気相成長法を用いて形成したシ
リコン窒化膜は、リン或いはボロンを含むシリコン酸化
膜と同様に放射線損傷が発生しにくい為、ＦＥＴの放射
線特性が低下する心配は無い。
リコン窒化膜は、リン或いはボロンを含むシリコン酸化
膜と同様に放射線損傷が発生しにくい為、ＦＥＴの放射
線特性が低下する心配は無い。
【００２８】次に本発明の他の実施例の半導体装置の製
造方法を、図を用いて説明する。
造方法を、図を用いて説明する。
【００２９】図６（ａ），（ｂ）は、本実施例の製造方
法を説明する製造工程順縦断面図である。
法を説明する製造工程順縦断面図である。
【００３０】まず図６（ａ）に示すように、ｐ型シリコ
ン基板２１上の素子分離領域にフィールド酸化膜２２を
形成する。次いでｐ型シリコン基板２１上の素子形成領
域に９００℃の乾燥酸素を用いた熱酸化法により厚さ２
０ｎｍの第１のゲート酸化膜２３を選択的に形成する。
次にシリコン窒化膜を気相成長法を用いて素子全面に厚
さ５０ｎｍ堆積する。次にリンまたはボロンの少なくと
も一方を含むシリコン酸化膜として、リンを３％含む厚
さ６０ｎｍのリンガラス膜を素子全面に気相成長法によ
り堆積し、これにシリコン酸化膜をリソグラフィーやエ
ッチングにより、選択的に除去し、第２のゲート酸化膜
２４を形成する。
ン基板２１上の素子分離領域にフィールド酸化膜２２を
形成する。次いでｐ型シリコン基板２１上の素子形成領
域に９００℃の乾燥酸素を用いた熱酸化法により厚さ２
０ｎｍの第１のゲート酸化膜２３を選択的に形成する。
次にシリコン窒化膜を気相成長法を用いて素子全面に厚
さ５０ｎｍ堆積する。次にリンまたはボロンの少なくと
も一方を含むシリコン酸化膜として、リンを３％含む厚
さ６０ｎｍのリンガラス膜を素子全面に気相成長法によ
り堆積し、これにシリコン酸化膜をリソグラフィーやエ
ッチングにより、選択的に除去し、第２のゲート酸化膜
２４を形成する。
【００３１】次に図６（ｂ）に示すように、９００℃の
窒素雰囲気中で熱処理を行い、第２ゲート酸化膜２４の
形状をなだらかにし、断面を角の丸い台形にする。次に
シリコン窒化膜および第１のゲート酸化膜２３の表面が
露出している部分をウェットエッチング法を用いて除去
する。次に９００℃の乾燥酸素雰囲気中での熱酸化によ
り、第１のゲート酸化膜２３を２０ｎｍの厚さで形成す
る。
窒素雰囲気中で熱処理を行い、第２ゲート酸化膜２４の
形状をなだらかにし、断面を角の丸い台形にする。次に
シリコン窒化膜および第１のゲート酸化膜２３の表面が
露出している部分をウェットエッチング法を用いて除去
する。次に９００℃の乾燥酸素雰囲気中での熱酸化によ
り、第１のゲート酸化膜２３を２０ｎｍの厚さで形成す
る。
【００３２】次に図５に示すように、多結晶シリコン膜
を素子全面に気相成長法を用いて４００ｎｍの厚さで形
成し、次にリンを含む雰囲気、この場合オキシ塩化リン
（ＰＯＣｌ3 ）中で熱処理を行い多結晶シリコン膜中に
リンを導入する。次にリソグラフィーやエッチングを用
いて多結晶シリコン膜を選択的に除去することにより、
ゲート電極２５を形成する。次にソース・ドレイン領域
として、ｎ+ 層２６，２７を形成するために、第２ゲー
ト酸化膜２４とよびゲート電極２５をマスクとして、自
己整合的にｎ型の不純物（この場合砒素イオン）を注入
する。次に注入した砒素イオンを活性化するために９０
０℃の窒素雰囲気中での熱処理を行う。次にリンとボロ
ンを含むシリコン酸化膜２８を素子全面に気相成長法を
用いて堆積した後に、コンタクト孔をｎ+ 層２６，２７
上に形成し、最後にｎ+ 層２６，２７の表面に接続され
たアルミニウム電極２９をコンタクト孔内に形成する。
を素子全面に気相成長法を用いて４００ｎｍの厚さで形
成し、次にリンを含む雰囲気、この場合オキシ塩化リン
（ＰＯＣｌ3 ）中で熱処理を行い多結晶シリコン膜中に
リンを導入する。次にリソグラフィーやエッチングを用
いて多結晶シリコン膜を選択的に除去することにより、
ゲート電極２５を形成する。次にソース・ドレイン領域
として、ｎ+ 層２６，２７を形成するために、第２ゲー
ト酸化膜２４とよびゲート電極２５をマスクとして、自
己整合的にｎ型の不純物（この場合砒素イオン）を注入
する。次に注入した砒素イオンを活性化するために９０
０℃の窒素雰囲気中での熱処理を行う。次にリンとボロ
ンを含むシリコン酸化膜２８を素子全面に気相成長法を
用いて堆積した後に、コンタクト孔をｎ+ 層２６，２７
上に形成し、最後にｎ+ 層２６，２７の表面に接続され
たアルミニウム電極２９をコンタクト孔内に形成する。
【００３３】
【発明の効果】本発明の如く、ゲート酸化膜がドレイン
付近において大きな膜厚を有する高ドレイン耐圧トラン
ジスタにおいて、ドレイン付近の厚いゲート酸化膜とし
て、シリコン基板に接して形成された薄い熱酸化膜とリ
ン或いはボロンを含む厚い酸化膜の複合膜を用いると、
放射線の入射によりゲート膜内に発生した電子−正孔対
の大部分は消滅し、界面準位の発生量が低減されるた
め、ドレイン電流は電流は界面準位による電荷散乱の影
響を受けず、移動度の低下、あるいはそれにともなうド
レイン電流量の減少を大きく抑制することができる。
付近において大きな膜厚を有する高ドレイン耐圧トラン
ジスタにおいて、ドレイン付近の厚いゲート酸化膜とし
て、シリコン基板に接して形成された薄い熱酸化膜とリ
ン或いはボロンを含む厚い酸化膜の複合膜を用いると、
放射線の入射によりゲート膜内に発生した電子−正孔対
の大部分は消滅し、界面準位の発生量が低減されるた
め、ドレイン電流は電流は界面準位による電荷散乱の影
響を受けず、移動度の低下、あるいはそれにともなうド
レイン電流量の減少を大きく抑制することができる。
【図１】本発明の一実施例を示す縦断面図である。
【図２】本発明の一実施例と従来例のガンマ線照射前後
のゲート電圧とドレイン電流との関係図である。
のゲート電圧とドレイン電流との関係図である。
【図３】本発明の一実施例と従来例のガンマ線照射前後
のドレイン電圧とドレイン電流との関係図である。
のドレイン電圧とドレイン電流との関係図である。
【図４】本発明一実施例の製造工程順断面図である。
【図５】本発明の他の実施例を示す縦断面図である。
【図６】本発明の他の実施例の製造工程順断面図であ
る。
る。
【図７】従来例の縦断面図である。
１，２１ ｐ型シリコン基板 ２，２２ フィールド酸化膜 ３，２３ 第１のゲート酸化膜 ４，２４ 第２のゲート酸化膜 ５，２５ ゲート電極 ６，２６ ｎ+ 層 ７，２７ ｎ+ 層 ８，２８ シリコン酸化膜 ９，２９ アルミニウム製電極 ２０ シリコン窒化膜 ５０ ゲート酸化膜
Claims (1)
- 【請求項１】 ドレイン付近の絶縁ゲート膜が、ソース
付近の絶縁ゲート膜に較べて大きな膜厚を有する、高ド
レイン耐圧絶縁ゲート電界効果トランジスタに於いて、
前記ドレイン付近の厚い絶縁ゲート膜がシリコン基板と
接して形成された熱酸化膜とその上方に形成されたリン
或いはボロンのうち少なくとも一方を含むシリコン酸化
膜からなる複合膜を用いていることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21569991A JP2949947B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21569991A JP2949947B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555559A JPH0555559A (ja) | 1993-03-05 |
| JP2949947B2 true JP2949947B2 (ja) | 1999-09-20 |
Family
ID=16676698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21569991A Expired - Fee Related JP2949947B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2949947B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3430669B2 (ja) * | 1994-05-13 | 2003-07-28 | 東海ゴム工業株式会社 | ダイナミックダンパ付ロッド状振動体 |
| DE19501236C2 (de) * | 1995-01-17 | 1996-11-14 | Ldt Gmbh & Co | Verstärker |
| JP2002314065A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置およびその製造方法 |
-
1991
- 1991-08-28 JP JP21569991A patent/JP2949947B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555559A (ja) | 1993-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100239188B1 (ko) | 높은 불순물 농도의 소자분리 영역을 갖는 고체 이미지센서 및 그 제조방법 | |
| JPS61156862A (ja) | 半導体記憶装置 | |
| JP2949947B2 (ja) | 半導体装置 | |
| JPS602782B2 (ja) | 半導体記憶装置 | |
| JPH05299649A (ja) | 半導体装置 | |
| JP2683979B2 (ja) | 半導体装置およびその製造方法 | |
| JP2914026B2 (ja) | 半導体装置 | |
| Burke et al. | CCD soft-X-ray detectors with improved high-and low-energy performance | |
| JP2990774B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6240741A (ja) | 半導体装置 | |
| JP2595982B2 (ja) | 半導体装置 | |
| JPH0644590B2 (ja) | 半導体装置 | |
| JP2848478B2 (ja) | Ｍｉｓ型半導体装置 | |
| JPS61232631A (ja) | 半導体装置 | |
| JPH0228251B2 (ja) | ||
| JPS6337662A (ja) | 耐放射線半導体装置 | |
| JPS596580A (ja) | 半導体装置 | |
| JPH0864820A (ja) | 半導体装置及びその製造方法 | |
| JPH0151067B2 (ja) | ||
| JPH07115125A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS59200467A (ja) | Ｍｉｓ型トランジスタ | |
| JPS6158270A (ja) | 半導体装置及びその製造方法 | |
| JPH05136259A (ja) | 半導体基板及び半導体装置 | |
| JPH02218132A (ja) | 半導体装置の製造方法 | |
| JPS60113456A (ja) | 集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990608 |
|
| LAPS | Cancellation because of no payment of annual fees |