JPS602782B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明は、Ｑ線照射に依るソフト・エラーが生じ難い構
造を有するＭＯＳダイナミック・ランダム・アクセス・
メモリ（ＭＯＳ−ｄ−ＲＡＭ）の如き半導体記憶装置に
関する。

従来技術と問題点 従釆、第１図に見られるようなＭＯＳ−ｄ−ＲＡＭが知
られている。

図に於て、１はｐ型シリコン半導体基板、２はｐ＋型チ
ャネル・カット層、３は二酸化シリコン絶縁膜、４はメ
モリ・キャパシタ用電極である多結晶シリコンからなる
セル・プレート、５は多結晶シリコンからなるトランス
フア・ゲート、６はｎ＋型ビット線コンタクト領域「
７は空乏層、ｅは電子、ｈは正孔をそれぞれ示す。

このＭＯＳ−ｄ−ＲＡＭは、現在、半導体記憶装置の主
流をなしているが、ここ数年来、Ｑ線照射に依るソフト
・エラーが大きな問題になってい・る。

即ち「半導体記憶装置のパッケージ材料等に含まれる徴
量のウラン・トリウム等の原子がＱ崩壊することに依っ
て発生するＱ線が、図示の如くメモリ・セルに照射され
ると半導体基板１内に電子・正孔対が発生し、メモリの
記憶内容を破壊することがある。

このメカニズムを詳細に説明すると次の通りである。

Ｑ線がｐ型シリコン半導体基板１を貫通することに依っ
て発生した電子・正孔体のうち、多数キャリャである正
孔ｈ‘ま半導体基板１側の電極（図示せず）へ直ちに流
れるのに対し、少数キャリャである電子ｅは再結合する
までの間、つまりライフ・タイムの間は半導体基板１内
を拡散し、メモリ・セルの蓄積キャバシタに於ける空乏
層７の端部に達すると空乏層７内に吸収され、そこに蓄
積されているキャリヤを中和するので蓄積ノードの蟹図
は低下する。

この為、Ｑ線照射に依り発生した電子を拾ったメモリ・
セルは、その出力電圧が低下し、読み出し時に雑音電圧
に埋もれてその記憶内容が判別できなかったり、場合に
依つては当初の記憶内容と全く逆の内容に変ってしまう
こともある。

このような問題を解消する為、従釆、種々の手段が考え
られている。

第２図はその一例を示すものであり、第１図に関して説
明した部分と岡部分は同記号で指示してある。

図示例が第１従来例と相違する点は、ｎ型シリコン半導
体基板１１にｐ型シリコン半導体層１２をェピタキシャ
ル成長法で形成するか、或いは、イオン注入法にて形成
したことである。

尚、１３はｎ型シリコン半導体基板１１とｐ型シリコン
半導体層１２の界面から延び出た空乏層を示す。このよ
うにすると、ｐ型シリコン半導体層１２内をＱ線が貫通
して発生した電子ｅはｎ型シリコン半導体基板１１側に
流れるようになるから、蓄積ノードに達する前にゲッタ
されることになるものである。しかしながら、現在、通
常のＭＯＳ半導体記憶装置では、ヱピタキシャル成長の
半導体層を使用することがないので、ウェハ自体が極め
て高価になる。

また「イオン注入法でｐ型シリコン半導体層１２を形成
した場合には品質が良くないから、例えば、装置の利得
が低下する等の欠点がある。発明の目的本発明は「前記
の如きェピタキシャル成長法或いはイオン注入法等によ
り形成した半導体層を使用しなくても、Ｑ線照射で発生
した少数キャリャのゲッタ作用をすることができる構造
の半導体記憶装置を提供しようとするものである。

発明の構成 本発明は、半導体基板と逆導電型であって少数キャリャ
のゲッタ作用を有する高濃度不純物導入領域を半導体基
板表面にメッシュ状或いはストライプ状に形成し、発生
した少数キャリャが蓄積ノード‘こ達する前に吸収する
か、或いは、磯感状態でも蓄積ノード‘こ吸収される場
合を低減し、Ｑ線照射に対し耐性を増大させている。

しかし、メモリ。

セル。アレイに前記の如き少数キャリャ吸収用の領域を
別設すると、該領域がメモリ・セルの実効的占有面積を
増大させ、メモリの集積度を低下させる。即ち、ｐ型半
導体基板を使用した場合、少数キャリャである電子をゲ
ッタするには前述領域としてｎ＋型不純物導入領域が必
要である。ところが、蓄積ノードもｎ型領域であるから
、これ等を同一平面に配談することはメモリ・セル面積
の増大を招来する。これを避けるためには、ｐ型シリコ
ン半導体基板中にｎ十型不純物導入領域を埋め込むこと
も考えられるが、それには極めて高いヱネルギと高いド
ーズ量のイオン注入をしなければならず、また、イオン
注入した領域の近傍に於ける結晶の品位がイオン注入な
しの領域に比べ低下し、完全に回復することはできない
等の問題があろう。

本発明では、蓄積キャパシタをフィールド酸化膜或いは
薄い酸化膜上に形成し、その酸化膜の下の部分、即ち、
蓄積キャパシタの下に少数キャリャのゲツタ電極を形成
してある。。これに依り、蓄積キャパシタとゲッタ電極
とが立体的に構成され、同一平面に形成された場合に於
けるような面積の増大は生じない。このような構造を得
るには、蓄積キャパシタの電極を上部、下部とも多結晶
シリコン若しくは金属シリサィド等で形成すると良い。

発明の実施例 第３図は本発明一実施例の要部断面図である。

図において、２１はｐ型シリコン半導体基板、２２はｐ
十型チャネル・カット層、２３はｎ十型ゲッタ電極、２
４は二酸化シリコンからなるフィールド酸化膜、２５は
ｎ＋型コンタクト領域、２６は第１層多結晶シリコン層
である蓄積ノード、２７は二酸化シリコンからなる絶縁
膜である蓄積キャパシタ用誘電体膜、２８は第２層多結
晶シリコン層であるセル・プレート、２９は第３層多結
晶シリコン層であるトランスフアＱゲート、３川まｎ十
型ビット線コンタクト領域、３１はアルミニウムのビッ
ト線をそれぞれ示す。図から判るように、本実施例は三
層の多結晶シリコン層と一層のアルミニウム層とを用い
ている。

このうち多結晶シリコン層は金属シリサィド等の低抵抗
材料と置換することができ、これに依りメモリ・セルの
性能は向上することができるが、ここでは、多結晶シリ
コン層を使用するものとして説明する。本実施例に於け
る蓄積キャパシタは、蓄積ノ−『２６と蓄積キャパシ夕
用誘電体膜２７とセル・プレート２８とで構成され、選
択酸化法で形成さ机た厚さ例えば６５００〔Ａ〕である
厚いフィールド酸化膜上にある。

蓄積ノード２６は半導体基板２１の表面にあるコンタク
ト領域２５と埋め込みコンタクト構造に依って導通し「
該コンタクト領域２５はトランスフア。ゲート２９をゲ
ートとするＭＯＳ−ＦＥＴのソース領域或いはドレィン
領域の一方となる。トランスフア・ゲート２９はワード
線となるものである。少数キャリャをゲッタするｎ十型
ゲッタ電極２３はメモリ・セル・アレイ外でコンタクト
を採って電源若しくは接地回路と接続する。

電源に接続した場合には、半導体基板２１とゲッタ電極
２３との間には空乏層が大きく拡がってゲツタ作用は強
力になるが、この空乏層が蓄積ノード２６に充分に達す
ると蓄積電荷がパンチ・スルーに依り注入されることも
あるので、そのような場合には接地回路に接続しても良
い。また、ｎ＋型ゲッタ電極２３をバイアスすることな
く、フローテイングの状態にしておいても良い。その場
合には、ゲツタ電極２３に吸収された電子がゲツタ電極
２３全体に拡がり、やがて高電位にバイアスされている
他のゲツタ電極２３に吸収される。従って、ゲッタ電極
２３はそれ自体で電子を直接消滅させる効力は持たない
が、局所的に発生した電子を全体に広め、実質的にその
影響を受けないようにすることができる為、同じように
効果がある。ところで、前記したようにフィールド酸化
膜の直下にｎ＋型ゲッタ電極２３を形成するには従来適
用されてきたものとは異なる技法を必要とするので、次
にそれを第４図乃至第７図を参照しつつ説明する。

第４図参照 ｛１ー ｐ型シリコン半導体基板２１上に耐酸化マスク
となる二酸化シリコン膜３２及び窒化シリコン膜３３を
選択的に形成する。

第５図参照 ■ イオン注入法にて、棚素｛８｝イオンをドーズ量２
×１び３〔肌‐２〕程度に打ち込みｐ十型チャネル・カ
ット層２２を形成する。

‘３ｌ 適当なマスクを形成してから、イオン注入法を
適用し、枇素（Ａｓ）イオンをドーズ量１．２×１び５
〔肌‐２〕程度に打ち込みｎ＋型ゲツタ電極２３を形成
する。

第６図参照 ■ 前記イオン注入の為のマスクを除去してから、熱酸
化法にて選択的に厚い酸化膜２４を形成する。

第７図参照 ‘５｝ 適当なマスクを形成してから、イオン注入法を
適用して、句［素イオンを打ち込みｎ＋型コンタクト領
域２５を形成する。

【６１ 前記マスクを除去してから、化学気相堆積法に
て第１層多結晶シリコン層を形成し、それを通常のフオ
ト・リングラフィ技術にてパターニングし、蓄積ノード
２６を形成する。

【７’蓄積ノード２６の表面を熱酸化して厚さ２００〔
Ａ〕程度の二酸化シリコン膜を形成し、これを蓄積キャ
パシタ用誘電体膜２７とする。

‘８１ 化学気相堆積法にて第２層多結晶シリコン層を
形成し、それを通常のフオト・リングラフィ技術にてバ
ターニングし、セル・プレート２８を形成する。

■ この後は、通常の二層多結晶シリコン層を使用した
メモリ・セルの製造工程と同じであり、分離絶級婆の形
成、トランスフア・ゲート２９の形成、絶縁膜の形成、
ビット線コンタクト領域３０の形成、ビット線３１の形
成等の工程を経て完成する。

第８図は、他の実施例を説明する為の要部断面図であり
、第３図に関して説明した部分と同部分は同記号で示し
てある。

この実施列が第３図実施例と相違する点は、ゲツタ電極
２３の表面を覆っているフィールド酸化膜２４を例えば
２００〔Ａ〕程度の厚さとし、これを蓄積キャパシタ用
議電体膜３２として使用すると共にゲッタ電極２３をキ
ャパシタの電極としても作用させ、これ等と蓄積ノード
２６とで新たな蓄積キャパシタを構成し、蓄積キャパシ
タ全体の容量を増大させたものである。

尚、誘電体膜３２は二酸化シリコン膜でなく、これに替
る材料、例えば窒化シリコン膜や酸化タンタル膜等で新
たに形成しても良い。発明の効果 本発明の半導体記憶装置は、スイッチング・トランジス
タ及び蓄積キャパシタからなるダイナミック・ランダム
・アクセス・メモリ・セルを有し、前記蓄積キャパシ外
ま半導体基板表面上の酸化膜の上に形成され、その酸化
膜の直下には、半導体基板中を拡散する少数キャリャを
ゲッタする為、前記半導体基板と逆導電型の高濃度不純
物導入領域からなるゲッタ電極が形成された構造になっ
ているので、Ｑ線照射に依って発生する少数キヤリヤを
ゲツタすることができ、しかも、ゲツタ電極は蓄積キャ
パシタの下側に立体的に形成されているので集積度を犠
牲にすることがない。

また、従来技術におけるように、ェピタキシャル成長の
半導体層を必要としたり、イオン注入法に依り作製した
質の悪い半導体層を使用する必要もないから、特性の良
い安価な半導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図及び第２図は従来例の要部断面図「第３図は本発
明一実施例の要部断面図、第４図乃至第７図は第３図実
施例を製造する工程を説明する為の工程要所に於ける半
導体記憶装置の要部断面図、第８図は他の実施例の要部
断面図である。 図に於いて、２１はｐ型シリコン半導体基板、２２はｐ
十型チャネル・カット層、２３はｎ＋型ゲツタ電極、２
４はフィールド酸化膜ト２５はｎ＋型コンタクト領域、
２６は蓄積ノード、２７は蓄積キャパシタ用誘電体膜、
２８はセル・プレート、２９はトランスフア・ゲート、
３０はビット線コンタクト領域ｔ ３１はビット線であ
る。第１図第２図 第３図 第４図 第５図 第０図 第７図 第８図

Claims (1)

【特許請求の範囲】
1. １ スイツチング・トランジスタと蓄積キヤパシタとか
   らなるダイナミツク・ランダム・アクセス・メモリ・セ
   ルを有し、半導体基板表面に在る絶縁膜上に形成された
   前記蓄積キヤパシタ、その絶縁膜の直下に隣接して形成
   され且つ前記半導体基板と逆導電型の高濃度不純物領域
   で構成された少数キヤリヤのゲツタ電極を備えてなるこ
   とを特徴とする半導体記憶装置。