JPH0151067B2 - - Google Patents
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- JPH0151067B2 JPH0151067B2 JP58072351A JP7235183A JPH0151067B2 JP H0151067 B2 JPH0151067 B2 JP H0151067B2 JP 58072351 A JP58072351 A JP 58072351A JP 7235183 A JP7235183 A JP 7235183A JP H0151067 B2 JPH0151067 B2 JP H0151067B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
- H01L23/556—Protection against radiation, e.g. light or electromagnetic waves against alpha rays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Description
【発明の詳細な説明】
集積回路素子のパツケージ材料（セラミツク、
プラスチツク等）に含まれる放射性元素（Ｕ−
238、Th−230）がα線源になる。したがつて、
集積回路内のダイナミツクメモリにα線が照射さ
れると、蓄積情報が反転して誤動作をおこすとい
つた問題がある。
プラスチツク等）に含まれる放射性元素（Ｕ−
238、Th−230）がα線源になる。したがつて、
集積回路内のダイナミツクメモリにα線が照射さ
れると、蓄積情報が反転して誤動作をおこすとい
つた問題がある。
例えば、Ｐ型Si基板上に作成されたMOS型素
子に電極の上方よりα線が照射されると、その飛
跡に沿つてＰ−Si中に電子正孔対が生成される。
正のゲート電圧が電極に印加されている場合に
は、電子はSiと酸化膜の界面に集められ、過剰キ
ヤリアとしてチヤンネルに流入し、ホールは反対
にSiと酸化膜の界面より退けられる。その結果、
電極下の蓄積電荷量が０のとき、すなわちメモリ
が“１”レベルにある場合にもα線によつて励起
された電子が電極下に集められ、“１”レベルを
“０”レベルに変えてしまい誤動作を生じる。
子に電極の上方よりα線が照射されると、その飛
跡に沿つてＰ−Si中に電子正孔対が生成される。
正のゲート電圧が電極に印加されている場合に
は、電子はSiと酸化膜の界面に集められ、過剰キ
ヤリアとしてチヤンネルに流入し、ホールは反対
にSiと酸化膜の界面より退けられる。その結果、
電極下の蓄積電荷量が０のとき、すなわちメモリ
が“１”レベルにある場合にもα線によつて励起
された電子が電極下に集められ、“１”レベルを
“０”レベルに変えてしまい誤動作を生じる。
本発明はこのような誤動作を未然に防ぐMOS
型素子構造に関するもので、その要点はα線によ
つて励起された電子（又は正孔）が電極下に集め
られる効率（Collection Efficiency）を低下させ
ることにある。本発明はCollection Efficiencyを
低下させるために、第一導電型半導体基板と金属
伝導を示す程にまで高濃度にドープした同じく第
一導電型半導体層との境界に形成されるポテンシ
ヤル障壁で、メモリ部すなわち電荷蓄積部を部分
的にまたは完全に包囲することを特徴としてい
る。又、半導体基板と高不純物濃度層の間の不純
物濃度の差は102cm-3以上とするのが良い。
型素子構造に関するもので、その要点はα線によ
つて励起された電子（又は正孔）が電極下に集め
られる効率（Collection Efficiency）を低下させ
ることにある。本発明はCollection Efficiencyを
低下させるために、第一導電型半導体基板と金属
伝導を示す程にまで高濃度にドープした同じく第
一導電型半導体層との境界に形成されるポテンシ
ヤル障壁で、メモリ部すなわち電荷蓄積部を部分
的にまたは完全に包囲することを特徴としてい
る。又、半導体基板と高不純物濃度層の間の不純
物濃度の差は102cm-3以上とするのが良い。
以下、実施例を述べる。
第１図に示す様に、Ｐ−Si基板４（不純物濃度
NB〜1015cm-3）にボロンイオンB-を打ち込み
（打ち込みエネルギ100KeV、Rρ〜0.3μｍ、ドー
ズ量1012cm-2）、ドーズ量のピーク値がSi４と酸
化膜２の界面より深さ2000〜5000Åのところにあ
るようにし、ここにP+層３（NB〜1017cm-3）を
形成する。イオン打ち込み後、レーザ光を照射し
て、ドーズ量の分布を保つたままＰ−Si表面層
（Si−酸化膜界面から深さ1000〜2000Åの領域）
の結晶性を回復する（レーザアニーリング）。な
お、図中１は電極、５はα線の飛跡、６はα線に
よつて励起された電子、７は励起された正孔を表
わしている。
NB〜1015cm-3）にボロンイオンB-を打ち込み
（打ち込みエネルギ100KeV、Rρ〜0.3μｍ、ドー
ズ量1012cm-2）、ドーズ量のピーク値がSi４と酸
化膜２の界面より深さ2000〜5000Åのところにあ
るようにし、ここにP+層３（NB〜1017cm-3）を
形成する。イオン打ち込み後、レーザ光を照射し
て、ドーズ量の分布を保つたままＰ−Si表面層
（Si−酸化膜界面から深さ1000〜2000Åの領域）
の結晶性を回復する（レーザアニーリング）。な
お、図中１は電極、５はα線の飛跡、６はα線に
よつて励起された電子、７は励起された正孔を表
わしている。
パツケージ材料に含まれるＵ−238、Th−230
から放出されたα線のエネルギE〓はＯE〓
9MeVの範囲にあり、そのエネルギスペクトルの
ピーク値は〜4MeVにある。4MeVのα線のSi中
での飛程は〜20μｍであり、飛跡に沿つてほぼ一
定の比率で電子正孔対を形成する。したがつて、
α線はP+層３を通過してずつと深くＰ−Si基板
中に飛跡５を残し、電子６、正孔７の対の大部分
がP+層３より中側のＰ−Si基板中で生成される。
P+層３の少数キヤリアである電子の再結合寿命
はτ∝１／P0（ここにP0はP+層ドーピング濃度）
と与えられる。このため、P+層３の電子のライ
フタイムは短い。したがつて、バルクＰ−Si内に
α線照射の結果として生成された電子６はSi基板
の表面領域に流入する前に多くはP+層３でホー
ルと再結合する。又P+層３とＰ層４の界面には、
電子にとつて〜0.2eV程のポテンシヤル障壁８が
存在するので、α線照射の結果生成された電子６
のSi基板の表面領域への流入は、このポテンシヤ
ル障壁８によつて妨げられる。このようにして、
基板Ｐ−Si４中に存するP+層３は、α線によつ
て励起された電子が電極１の下に集められる効率
を減ずる効果を発揮する。
から放出されたα線のエネルギE〓はＯE〓
9MeVの範囲にあり、そのエネルギスペクトルの
ピーク値は〜4MeVにある。4MeVのα線のSi中
での飛程は〜20μｍであり、飛跡に沿つてほぼ一
定の比率で電子正孔対を形成する。したがつて、
α線はP+層３を通過してずつと深くＰ−Si基板
中に飛跡５を残し、電子６、正孔７の対の大部分
がP+層３より中側のＰ−Si基板中で生成される。
P+層３の少数キヤリアである電子の再結合寿命
はτ∝１／P0（ここにP0はP+層ドーピング濃度）
と与えられる。このため、P+層３の電子のライ
フタイムは短い。したがつて、バルクＰ−Si内に
α線照射の結果として生成された電子６はSi基板
の表面領域に流入する前に多くはP+層３でホー
ルと再結合する。又P+層３とＰ層４の界面には、
電子にとつて〜0.2eV程のポテンシヤル障壁８が
存在するので、α線照射の結果生成された電子６
のSi基板の表面領域への流入は、このポテンシヤ
ル障壁８によつて妨げられる。このようにして、
基板Ｐ−Si４中に存するP+層３は、α線によつ
て励起された電子が電極１の下に集められる効率
を減ずる効果を発揮する。
なお、図中３のP+層が基板Ｐ−Siの表面に形
成される場合にも、ほぼ同様の効果が発揮され
る。この場合P+層はボロンイオンB-の熱拡散に
より成形される。
成される場合にも、ほぼ同様の効果が発揮され
る。この場合P+層はボロンイオンB-の熱拡散に
より成形される。
第２の実施例を次に示す。
ダイナミツクMOSRAMのメモリセルの実施例
を第２図に示した。
を第２図に示した。
LOCOS法によつてＰ−Si基板２３にフイール
ド酸化膜２１を形成し、ゲート酸化（ゲート酸化
膜は２２）を行つた後、Ｐ型Si基板２３（不純物
濃度；NB〜1015cm-3）にボロンイオンB+を打ち
込み（打ち込みエネルギ；100KeV、R〓；〜0.3μ
ｍ、ドーズ量；1012cm-2）、ドーズ量のピーク値
がチヤンネル部分の中央で、Si２３と酸化膜２２
の界面より深さ2000〜5000Åのところにあるよう
にし、ここにP+層２４（NB；〜1017cm-3）を形
成する。フイールド酸化膜２１の近くでは、フイ
ールド酸化膜が介在するために、P+層２４はSi
−SiO2界面に湾曲しつつ接近し、図示したよう
にメモリ部すなわち電荷蓄積部２５を包囲して形
成される。イオン打ち込み後、レーザ光を照射し
て、ドーズ量の分布を保つたままＰ−Si表面層
（Si−SiO2界面から深さ1000〜2000Åの領域）の
結晶性を回復する（レーザアニーリング）。次に
メモリセルのドレイン拡散層２６を燐イオンの熱
拡散によつて形成する。このときドレイン拡散層
は部分的にあるいは完全にP+層２４に到達し、
同層に隣接する。
ド酸化膜２１を形成し、ゲート酸化（ゲート酸化
膜は２２）を行つた後、Ｐ型Si基板２３（不純物
濃度；NB〜1015cm-3）にボロンイオンB+を打ち
込み（打ち込みエネルギ；100KeV、R〓；〜0.3μ
ｍ、ドーズ量；1012cm-2）、ドーズ量のピーク値
がチヤンネル部分の中央で、Si２３と酸化膜２２
の界面より深さ2000〜5000Åのところにあるよう
にし、ここにP+層２４（NB；〜1017cm-3）を形
成する。フイールド酸化膜２１の近くでは、フイ
ールド酸化膜が介在するために、P+層２４はSi
−SiO2界面に湾曲しつつ接近し、図示したよう
にメモリ部すなわち電荷蓄積部２５を包囲して形
成される。イオン打ち込み後、レーザ光を照射し
て、ドーズ量の分布を保つたままＰ−Si表面層
（Si−SiO2界面から深さ1000〜2000Åの領域）の
結晶性を回復する（レーザアニーリング）。次に
メモリセルのドレイン拡散層２６を燐イオンの熱
拡散によつて形成する。このときドレイン拡散層
は部分的にあるいは完全にP+層２４に到達し、
同層に隣接する。
以下は通常のプロセス工程に従つて、
MOSRAMのメモリセルを作成する。２７は
PSG膜、２８はAl電極、２９はポリSi電極層、
３０はSiO2膜である。なお、図中３１はα線３
５の飛跡、３２はα線によつて励起された電子、
３３は励起された正孔を表わしている。α線は
P+層２４を通過してずつと深くＰ−Si基板中に
飛跡３１を残し、電子３２、正孔３３の対の大部
分がP+層２４より中側のＰ−Si基板中で生成さ
れる。P+層２４とＰ層２３の界面には電子にと
つて〜0.2eVのポテンシヤル障壁３４が存在する
ので、α線照射の結果生成された電子３２のメモ
リ部２５への流入は、このポテンシヤル障壁によ
つて妨げられる。このようにして、基板とP+層
の界面に形成されるポテンシヤル障壁３４は、α
線によつて励起された電子がメモリ部２５に集め
られる効率を減ずる効果を発揮する。誤動作発生
率を１／ｍ以下におさえるには、ポテンシヤル障
壁の深さｔを、ｔ20／ｍ（μｍ）とするように
する。これは、Si中へのα線の侵入深さが〜20μ
ｍであることによる。
MOSRAMのメモリセルを作成する。２７は
PSG膜、２８はAl電極、２９はポリSi電極層、
３０はSiO2膜である。なお、図中３１はα線３
５の飛跡、３２はα線によつて励起された電子、
３３は励起された正孔を表わしている。α線は
P+層２４を通過してずつと深くＰ−Si基板中に
飛跡３１を残し、電子３２、正孔３３の対の大部
分がP+層２４より中側のＰ−Si基板中で生成さ
れる。P+層２４とＰ層２３の界面には電子にと
つて〜0.2eVのポテンシヤル障壁３４が存在する
ので、α線照射の結果生成された電子３２のメモ
リ部２５への流入は、このポテンシヤル障壁によ
つて妨げられる。このようにして、基板とP+層
の界面に形成されるポテンシヤル障壁３４は、α
線によつて励起された電子がメモリ部２５に集め
られる効率を減ずる効果を発揮する。誤動作発生
率を１／ｍ以下におさえるには、ポテンシヤル障
壁の深さｔを、ｔ20／ｍ（μｍ）とするように
する。これは、Si中へのα線の侵入深さが〜20μ
ｍであることによる。
第３の実施例を第３図に示す。
ここでは、LOCOS法によつてフイールド酸化
膜を形成した後、Ｐ型Si基板２３（不純物濃度；
NB〜1015cm-3）の表面にボロンイオンの熱拡散に
よつてP+層２４（NB；〜1017cm-3）を形成する。
基板２３とP+層２４の界面に形成されるポテン
シヤル障壁がメモリ部２５を包囲して形成される
ので、第２の実施例の場合と同様にCollection
Efficiencyが低下する。
膜を形成した後、Ｐ型Si基板２３（不純物濃度；
NB〜1015cm-3）の表面にボロンイオンの熱拡散に
よつてP+層２４（NB；〜1017cm-3）を形成する。
基板２３とP+層２４の界面に形成されるポテン
シヤル障壁がメモリ部２５を包囲して形成される
ので、第２の実施例の場合と同様にCollection
Efficiencyが低下する。
第４の実施例として、埋め込みチヤネル型
MOSFETの実施例を第４図に示す。LOCOS法
によつてフイールド酸化膜４１を形成後、Ｐ型Si
基板４３（不純物濃度；NB〜1015cm-3に燐を打ち
込み（ドーズ量；1.5×1012cm-2、深さ〜1μｍ）、
Ｎ層４５を形成する。次いでボロンイオンB+を
打ち込み（打ち込みエネルギ；100KeV、R〓；0.5
〜1μｍ、ドーズ量；1012cm-2）、P+層４４を形成
する。イオン打ち込み後、レーザ光を照射してド
ーズ量の分布を保つたままイオン打ち込み層の結
晶性を回復する（レーザアニーリング）。次いで、
ゲート酸化（ゲート酸化膜は４２）を行つた後、
ドレインおよびソース拡散層４７，４８を燐イオ
ンの熱拡散によつて形成し、同層をP+層４４に
到達させる。以下は通常のプロセス工程に従つて
MOSFETを作成する。４９はAl電極、５０は
PSG膜、５１はシラン膜、５２はポリシリコン
電極層である。基板４３とP+層４４の界面に形
成されるポテンシヤル障壁がチヤネル部すなわち
電荷蓄積部４６を包囲しており、α線照射の結果
生成された電子のチヤネル部４６への流入はこの
ポテンシヤル障壁によつて妨げられる。このよう
にして、第２、第３の実施例の場合と同様に、
Collection Efficiencyを低減できる。
MOSFETの実施例を第４図に示す。LOCOS法
によつてフイールド酸化膜４１を形成後、Ｐ型Si
基板４３（不純物濃度；NB〜1015cm-3に燐を打ち
込み（ドーズ量；1.5×1012cm-2、深さ〜1μｍ）、
Ｎ層４５を形成する。次いでボロンイオンB+を
打ち込み（打ち込みエネルギ；100KeV、R〓；0.5
〜1μｍ、ドーズ量；1012cm-2）、P+層４４を形成
する。イオン打ち込み後、レーザ光を照射してド
ーズ量の分布を保つたままイオン打ち込み層の結
晶性を回復する（レーザアニーリング）。次いで、
ゲート酸化（ゲート酸化膜は４２）を行つた後、
ドレインおよびソース拡散層４７，４８を燐イオ
ンの熱拡散によつて形成し、同層をP+層４４に
到達させる。以下は通常のプロセス工程に従つて
MOSFETを作成する。４９はAl電極、５０は
PSG膜、５１はシラン膜、５２はポリシリコン
電極層である。基板４３とP+層４４の界面に形
成されるポテンシヤル障壁がチヤネル部すなわち
電荷蓄積部４６を包囲しており、α線照射の結果
生成された電子のチヤネル部４６への流入はこの
ポテンシヤル障壁によつて妨げられる。このよう
にして、第２、第３の実施例の場合と同様に、
Collection Efficiencyを低減できる。
第１図は本発明の第１の実施例を示す素子断面
図、第２図は本考案の第２の実施例を示すダイナ
ミツクMOSRAMの断面図、第３図は本発明の第
３の実施例を示すダイナミツクMOSRAMの断面
図、第４図は本発明の第４の実施例を示す埋め込
みチヤネル型MOSFETの断面図を示す。 １……ゲート電極、２……絶縁膜、３……P+
（又はN+）型層、４……Ｐ（又はＮ）型Si基板。
図、第２図は本考案の第２の実施例を示すダイナ
ミツクMOSRAMの断面図、第３図は本発明の第
３の実施例を示すダイナミツクMOSRAMの断面
図、第４図は本発明の第４の実施例を示す埋め込
みチヤネル型MOSFETの断面図を示す。 １……ゲート電極、２……絶縁膜、３……P+
（又はN+）型層、４……Ｐ（又はＮ）型Si基板。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体の一導電型の表面領域にメモリ電
荷蓄積領域を具備してなる半導体装置であつて、
前記表面領域の導電型と同一導電型であつて前記
表面領域の不純物濃度より高い不純物濃度を有す
る高不純物濃度層を前記メモリ電荷蓄積領域の少
なくとも一部の下に具備してなり、上記一導電型
の上記表面領域の表面から5000Å以下の深さに上
記高不純物濃度層が形成されてなることを特徴と
する半導体装置。 ２ 上記高不純物濃度層は上記一導電型の上記表
面領域の上記表面から2000〜5000Åの深さで形成
されてなることを特徴とする特許請求の範囲第１
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072351A JPS5994451A (ja) | 1983-04-25 | 1983-04-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072351A JPS5994451A (ja) | 1983-04-25 | 1983-04-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994451A JPS5994451A (ja) | 1984-05-31 |
| JPH0151067B2 true JPH0151067B2 (ja) | 1989-11-01 |
Family
ID=13486797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58072351A Granted JPS5994451A (ja) | 1983-04-25 | 1983-04-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994451A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145859A (ja) * | 1985-12-20 | 1987-06-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0821681B2 (ja) * | 1986-06-18 | 1996-03-04 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5575253A (en) * | 1978-12-04 | 1980-06-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
-
1983
- 1983-04-25 JP JP58072351A patent/JPS5994451A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5575253A (en) * | 1978-12-04 | 1980-06-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5994451A (ja) | 1984-05-31 |
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