JPH05308126A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05308126A JPH05308126A JP4109415A JP10941592A JPH05308126A JP H05308126 A JPH05308126 A JP H05308126A JP 4109415 A JP4109415 A JP 4109415A JP 10941592 A JP10941592 A JP 10941592A JP H05308126 A JPH05308126 A JP H05308126A
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】
【目的】メモリセルをＮ型領域で囲んで電気的に分離し
て耐α線強度を向上させたＳＲＡＭにおいて、製造工程
途上のチャージアップによるメモリセルの特性変動や破
壊を防ぐ。 【構成】Ｐ型シリコン基板１にＮ- 型埋込層２を形成し
たのち、Ｐ+ 型埋込層３を形成する。つぎに素子分離用
のＮ+ 型埋込層４およびフィールド酸化膜７を形成した
のちゲート酸化膜８を形成する。つぎにＰ+ 型拡散層１
０を形成したのち、メモリセル部と周辺部のＰウェル６
とを接続するポリシリコン９およびゲート電極９ａを形
成する。つぎにＮ+ 型のソース１１およひドレイン１２
を形成する。つぎに層間絶縁膜１３を形成したのち、Ｓ
ＲＡＭの高抵抗素子となるポリシリコン１４を形成す
る。つぎに表面保護膜１５を形成する。拡散工程が完了
したら、レーザーなどを照射して開口に露出したポリシ
リコン９の一部を溶断する。
て耐α線強度を向上させたＳＲＡＭにおいて、製造工程
途上のチャージアップによるメモリセルの特性変動や破
壊を防ぐ。 【構成】Ｐ型シリコン基板１にＮ- 型埋込層２を形成し
たのち、Ｐ+ 型埋込層３を形成する。つぎに素子分離用
のＮ+ 型埋込層４およびフィールド酸化膜７を形成した
のちゲート酸化膜８を形成する。つぎにＰ+ 型拡散層１
０を形成したのち、メモリセル部と周辺部のＰウェル６
とを接続するポリシリコン９およびゲート電極９ａを形
成する。つぎにＮ+ 型のソース１１およひドレイン１２
を形成する。つぎに層間絶縁膜１３を形成したのち、Ｓ
ＲＡＭの高抵抗素子となるポリシリコン１４を形成す
る。つぎに表面保護膜１５を形成する。拡散工程が完了
したら、レーザーなどを照射して開口に露出したポリシ
リコン９の一部を溶断する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
Ｂｉ−ＣＭＯＳ集積回路に関するものである。
Ｂｉ−ＣＭＯＳ集積回路に関するものである。
【０００２】
【従来の技術】ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ
ａｃｃｅｓｓ ｍｅｍｏｒｙ）は、大容量化・高速化
が進んでおり、その両方の性質を備えたＢｉ−ＣＭＯＳ
−ＳＲＡＭが注目されている。
ａｃｃｅｓｓ ｍｅｍｏｒｙ）は、大容量化・高速化
が進んでおり、その両方の性質を備えたＢｉ−ＣＭＯＳ
−ＳＲＡＭが注目されている。
【０００３】メモリセルの高集積化が進むにつれて、記
憶ノードの容量が小さくなって、耐α線強度が低下す
る。記憶ノードにα線が入射したとき誤動作するソフト
エラーが発生する。
憶ノードの容量が小さくなって、耐α線強度が低下す
る。記憶ノードにα線が入射したとき誤動作するソフト
エラーが発生する。
【０００４】従来のＳＲＡＭについて、図３を参照して
説明する。
説明する。
【０００５】はじめにＰ型シリコン基板１に選択的に燐
を注入量（ドース）１〜５×１０13ｃｍ-2イオン注入し
たのち、、１２００℃の高温でアニールしてＮ- 型埋込
層２を形成する。つぎにＮ- 型埋込層２の表面に硼素を
注入量（ドース）５×１０13〜１×１０14ｃｍ12イオン
注入してＰ+ 型埋込層３を形成する。このときＰ型シリ
コン基板１とＰ+ 型埋込層３との間のＮ- 型埋込層２の
厚さは約４〜５μｍとなっている。
を注入量（ドース）１〜５×１０13ｃｍ-2イオン注入し
たのち、、１２００℃の高温でアニールしてＮ- 型埋込
層２を形成する。つぎにＮ- 型埋込層２の表面に硼素を
注入量（ドース）５×１０13〜１×１０14ｃｍ12イオン
注入してＰ+ 型埋込層３を形成する。このときＰ型シリ
コン基板１とＰ+ 型埋込層３との間のＮ- 型埋込層２の
厚さは約４〜５μｍとなっている。
【０００６】つぎに絶縁分離帯となるＰ型シリコン基板
１とＮ- 型埋込層２との境界に砒素を選択的にイオン注
入してＮ+ 型埋込層４を形成する。つぎにＮ型エピタキ
シャル層５を成長させたのち、Ｐ+ 型埋込層３に達する
Ｐウェル６を形成する。つぎにＬＯＣＯＳ法により、素
子間分離用のフィールド酸化膜７を形成する。
１とＮ- 型埋込層２との境界に砒素を選択的にイオン注
入してＮ+ 型埋込層４を形成する。つぎにＮ型エピタキ
シャル層５を成長させたのち、Ｐ+ 型埋込層３に達する
Ｐウェル６を形成する。つぎにＬＯＣＯＳ法により、素
子間分離用のフィールド酸化膜７を形成する。
【０００７】つぎに素子領域には厚さ１５〜２０ｎｍの
ゲート酸化膜８を形成したのち、ポリシリコンからなる
ゲート電極９ａを形成する。つぎにゲート電極９ａおよ
びフィールド酸化膜７をマスクとして砒素を注入量（ド
ース）５×１０15ｃｍ-2イオン注入してＮチャネルＭＯ
ＳＦＥＴのソース１１およびドレイン１２を形成する。
ゲート酸化膜８を形成したのち、ポリシリコンからなる
ゲート電極９ａを形成する。つぎにゲート電極９ａおよ
びフィールド酸化膜７をマスクとして砒素を注入量（ド
ース）５×１０15ｃｍ-2イオン注入してＮチャネルＭＯ
ＳＦＥＴのソース１１およびドレイン１２を形成する。
【０００８】このように、Ｎ- 型埋込層２を設けること
によりα線によるメモリセル部のソフトエラーを低減さ
せることができる。通常記憶ノードのソース１１および
ドレイン１２にα線が入射すると、約３０μｍの深さに
侵入して、その軌跡に沿って電子−正孔対が発生する。
ドリフトや拡散によって電荷が記憶ノードに吸収されて
データが破壊される。
によりα線によるメモリセル部のソフトエラーを低減さ
せることができる。通常記憶ノードのソース１１および
ドレイン１２にα線が入射すると、約３０μｍの深さに
侵入して、その軌跡に沿って電子−正孔対が発生する。
ドリフトや拡散によって電荷が記憶ノードに吸収されて
データが破壊される。
【０００９】そこでＮ- 型埋込層２を形成してメモリセ
ルをＮ型領域で囲むことにより、電荷がＮ- 型埋込層２
に吸収され、耐α線強度が向上してソフトエラー率を低
減させることができる。
ルをＮ型領域で囲むことにより、電荷がＮ- 型埋込層２
に吸収され、耐α線強度が向上してソフトエラー率を低
減させることができる。
【００１０】
【発明が解決しようとする課題】イオン注入やプラズマ
エッチングなど製造工程において、シリコン基板表面に
電荷が発生する。ところが耐α線強度を向上させるた
め、メモリセル部はＮ- 型埋込層、Ｎ+ 型埋込層、Ｎ型
エピタキシャル層に囲まれてＰ型シリコン基板１から電
気的に絶縁分離されている。そのため電荷を逃がすこと
ができない。
エッチングなど製造工程において、シリコン基板表面に
電荷が発生する。ところが耐α線強度を向上させるた
め、メモリセル部はＮ- 型埋込層、Ｎ+ 型埋込層、Ｎ型
エピタキシャル層に囲まれてＰ型シリコン基板１から電
気的に絶縁分離されている。そのため電荷を逃がすこと
ができない。
【００１１】Ｎ- 型埋込層が形成されているので、電荷
が蓄積されてＮチャネルＭＯＳＦＥＴのしきい値が変動
する。最悪の場合にはゲート酸化膜を破壊するなど、特
性劣化を引き起こしていた。
が蓄積されてＮチャネルＭＯＳＦＥＴのしきい値が変動
する。最悪の場合にはゲート酸化膜を破壊するなど、特
性劣化を引き起こしていた。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電型半導体基板の一主面の一部に第１の
低濃度逆導電型層を形成する工程と、前記半導体基板の
一主面および前記第１の逆導電型層表面にそれぞれ第２
および第３の高濃度一導電型層を形成する工程と、前記
半導体基板の一主面と前記第１の逆導電型層との境界に
第４の高濃度一導電型層を形成する工程と、全面に逆導
電型エピタキシャル層を成長したのち、前記第２および
第３の一導電型層に達する第１および第２の一導電型ウ
ェルを形成する工程と、前記第１のウェルと前記第２の
ウェルとを絶縁分離するフィールド酸化膜を形成したの
ち、全面にゲート酸化膜を形成してから前記第１および
第２のウェルに接続する開口を形成する工程と、前記ゲ
ート酸化膜上でゲート電極となり、さらに延長して前記
第１のウェルに接続する第１のポリシリコン配線およ
び、前記第１のウェルから前記第２のウェルに接続する
第２のポリシリコン配線を形成する工程と、拡散工程終
了後に前記第１のポリシリコン配線および前記第２のポ
リシリコン配線の一部を除去する工程とを含むものであ
る。
造方法は、一導電型半導体基板の一主面の一部に第１の
低濃度逆導電型層を形成する工程と、前記半導体基板の
一主面および前記第１の逆導電型層表面にそれぞれ第２
および第３の高濃度一導電型層を形成する工程と、前記
半導体基板の一主面と前記第１の逆導電型層との境界に
第４の高濃度一導電型層を形成する工程と、全面に逆導
電型エピタキシャル層を成長したのち、前記第２および
第３の一導電型層に達する第１および第２の一導電型ウ
ェルを形成する工程と、前記第１のウェルと前記第２の
ウェルとを絶縁分離するフィールド酸化膜を形成したの
ち、全面にゲート酸化膜を形成してから前記第１および
第２のウェルに接続する開口を形成する工程と、前記ゲ
ート酸化膜上でゲート電極となり、さらに延長して前記
第１のウェルに接続する第１のポリシリコン配線およ
び、前記第１のウェルから前記第２のウェルに接続する
第２のポリシリコン配線を形成する工程と、拡散工程終
了後に前記第１のポリシリコン配線および前記第２のポ
リシリコン配線の一部を除去する工程とを含むものであ
る。
【００１３】
【実施例】本発明の第１の実施例について、図１（ａ）
および（ｂ）を参照して説明する。
および（ｂ）を参照して説明する。
【００１４】はじめに図１（ａ）に示すように、Ｐ型シ
リコン基板１のメモリセル予定領域に燐を注入量（ドー
ス）１〜５×１０13ｃｍ-2イオン注入したのち、１２０
０℃でアニールしてＮ- 型埋込層２を形成する。つぎに
メモリセル予定領域およびその周囲に硼素を注入量５×
１０13〜１×１０14ｃｍ-2イオン注入したのち、アニー
ルしてＰ+ 型埋込層３を形成する。つぎに素子分離領域
のＰ型シリコン基板１とＮ- 型埋込層２との境界に砒素
をイオン注入してＮ+ 型埋込層４を形成する。
リコン基板１のメモリセル予定領域に燐を注入量（ドー
ス）１〜５×１０13ｃｍ-2イオン注入したのち、１２０
０℃でアニールしてＮ- 型埋込層２を形成する。つぎに
メモリセル予定領域およびその周囲に硼素を注入量５×
１０13〜１×１０14ｃｍ-2イオン注入したのち、アニー
ルしてＰ+ 型埋込層３を形成する。つぎに素子分離領域
のＰ型シリコン基板１とＮ- 型埋込層２との境界に砒素
をイオン注入してＮ+ 型埋込層４を形成する。
【００１５】つぎにＬＯＣＯＳ法により、素子間分離用
のフィールド酸化膜７を形成したのち、素子領域に厚さ
１５〜２０ｎｍのゲート酸化膜８を形成する。つぎにゲ
ート酸化膜８を選択エッチングしたところにＰ型シリコ
ン基板１と接続するためのＰ+ 型拡散層１０を形成す
る。つぎにポリシリコンを堆積してから選択エッチング
して、Ｎ- 型埋込層２上のメモリセル部と周辺部のＰウ
ェル６とを接続するポリシリコン９およびポリシリコン
ゲート電極９ａを形成する。つぎにソース１１およびド
レイン１２を形成する。
のフィールド酸化膜７を形成したのち、素子領域に厚さ
１５〜２０ｎｍのゲート酸化膜８を形成する。つぎにゲ
ート酸化膜８を選択エッチングしたところにＰ型シリコ
ン基板１と接続するためのＰ+ 型拡散層１０を形成す
る。つぎにポリシリコンを堆積してから選択エッチング
して、Ｎ- 型埋込層２上のメモリセル部と周辺部のＰウ
ェル６とを接続するポリシリコン９およびポリシリコン
ゲート電極９ａを形成する。つぎにソース１１およびド
レイン１２を形成する。
【００１６】つぎに図１（ｂ）に示すように、層間絶縁
膜１３を形成したのち、コンタクトを開口する。つぎに
コンタクトを介してゲート電極９ａに接続するＳＲＡＭ
の高抵抗素子となるポリシリコン１４を形成する。
膜１３を形成したのち、コンタクトを開口する。つぎに
コンタクトを介してゲート電極９ａに接続するＳＲＡＭ
の高抵抗素子となるポリシリコン１４を形成する。
【００１７】つぎに表面保護膜１５を形成したのち、ボ
ンディングパッド部（図示せず）およびポリシリコン９
のところに開口を形成する。拡散工程が完了したら、レ
ーザーなどを照射して表面保護膜１５の開口に露出した
ポリシリコン９の一部を溶断する。
ンディングパッド部（図示せず）およびポリシリコン９
のところに開口を形成する。拡散工程が完了したら、レ
ーザーなどを照射して表面保護膜１５の開口に露出した
ポリシリコン９の一部を溶断する。
【００１８】メモリセル部と周辺回路部とを接続するポ
リシリコンとゲート電極とは独立して形成することがで
きる。一方、メモリセル部のワード線やグランド線を延
長して周辺回路部のＰウェルと接続して、拡散工程が完
了してから溶断することにより、チップ面積を縮小する
ことができる。
リシリコンとゲート電極とは独立して形成することがで
きる。一方、メモリセル部のワード線やグランド線を延
長して周辺回路部のＰウェルと接続して、拡散工程が完
了してから溶断することにより、チップ面積を縮小する
ことができる。
【００１９】つぎに本発明の第２の実施例について、図
２（ａ）および（ｂ）を参照して説明する。
２（ａ）および（ｂ）を参照して説明する。
【００２０】第１の実施例では第１のポリシリコンを用
いて、メモリセル部とその周辺のＰウェルを接続する配
線およびゲート電極を形成した。一方、第２の実施例で
はメモリセルの高抵抗を構成する第２のポリシリコンを
用いて、メモリセル部とその周辺のＰウェルを接続する
配線およびゲート電極を形成する。
いて、メモリセル部とその周辺のＰウェルを接続する配
線およびゲート電極を形成した。一方、第２の実施例で
はメモリセルの高抵抗を構成する第２のポリシリコンを
用いて、メモリセル部とその周辺のＰウェルを接続する
配線およびゲート電極を形成する。
【００２１】はじめに図２（ａ）に示すように、ゲート
酸化膜８を形成するところまでは第１の実施例と同様で
ある。つぎにＰ+ 型拡散層１０に接続するポリシリコン
９およびゲート電極９ａを形成する。
酸化膜８を形成するところまでは第１の実施例と同様で
ある。つぎにＰ+ 型拡散層１０に接続するポリシリコン
９およびゲート電極９ａを形成する。
【００２２】つぎに図２（ｂ）に示すように、層間絶縁
膜１３を堆積したのち、ゲート電極９ａとＰウェル６の
Ｐ+ 型拡散層１０とを接続するためのコンタクトを開口
する。つぎに第２のポリシリコン１４を形成して、メモ
リセル部のゲート電極９ａとその周辺のポリシリコン９
とを接続する。
膜１３を堆積したのち、ゲート電極９ａとＰウェル６の
Ｐ+ 型拡散層１０とを接続するためのコンタクトを開口
する。つぎに第２のポリシリコン１４を形成して、メモ
リセル部のゲート電極９ａとその周辺のポリシリコン９
とを接続する。
【００２３】そのあと拡散工程が完了してから、表面保
護膜１５を堆積したのち開口を形成し、ゲート酸化膜９
ａまたはＰウェル６に接続する第２のポリシリコン１４
の一部を、レーザーなどを照射して開口に露出したポリ
シリコン９の一部を溶断する。
護膜１５を堆積したのち開口を形成し、ゲート酸化膜９
ａまたはＰウェル６に接続する第２のポリシリコン１４
の一部を、レーザーなどを照射して開口に露出したポリ
シリコン９の一部を溶断する。
【００２４】メモリセル部と周辺回路部とを接続するポ
リシリコンとゲート電極とは別工程で形成することがで
きる。一方、メモリセル部のワード線やグランド線を延
長して周辺回路部のＰウェルと接続して、拡散工程が完
了してから溶断することにより、チップ面積を縮小する
ことができる。
リシリコンとゲート電極とは別工程で形成することがで
きる。一方、メモリセル部のワード線やグランド線を延
長して周辺回路部のＰウェルと接続して、拡散工程が完
了してから溶断することにより、チップ面積を縮小する
ことができる。
【００２５】
【発明の効果】メモリセル部のゲート電極またはＰウェ
ルからポリシリコン配線を延長して、周辺回路部のＰウ
ェルで半導体基板と接続して、イオン注入やプラズマエ
ッチングによって発生する電荷を半導体基板へ逃がす。
拡散工程が完了してからレーザー光などによりポリシリ
コン配線を溶断する。
ルからポリシリコン配線を延長して、周辺回路部のＰウ
ェルで半導体基板と接続して、イオン注入やプラズマエ
ッチングによって発生する電荷を半導体基板へ逃がす。
拡散工程が完了してからレーザー光などによりポリシリ
コン配線を溶断する。
【００２６】その結果、ＮチャネルＭＯＳＦＥＴのしき
い値電圧の変動や、ゲート酸化膜の破壊などの問題を解
決することができた。半導体集積回路の製品歩留が約１
０％向上した。
い値電圧の変動や、ゲート酸化膜の破壊などの問題を解
決することができた。半導体集積回路の製品歩留が約１
０％向上した。
【図面の簡単な説明】
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】従来のＳＲＡＭを示す断面図である。
１ Ｐ型シリコン基板 ２ Ｎ- 型埋込層 ３ Ｐ+ 型埋込層 ４ Ｎ+ 型埋込層 ５ Ｎ型エピタキシャル層 ６ Ｐウェル ７ フィールド酸化膜 ８ ゲート酸化膜 ９ ポリシリコン ９ａ ゲート電極 １０ Ｐ+ 型拡散層 １１ ソース １２ ドレイン １３ 層間絶縁膜 １４ ポリシリコン １５ 表面保護膜
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 9274−4Ｍ Ｈ０１Ｌ 21/94 Ａ 8728−4Ｍ 27/10 ３８１
Claims (3)
- 【請求項１】 一導電型半導体基板の一主面の一部に第
１の低濃度逆導電型層を形成する工程と、前記半導体基
板の一主面および前記第１の逆導電型層表面にそれぞれ
第２および第３の高濃度一導電型層を形成する工程と、
前記半導体基板の一主面と前記第１の逆導電型層との境
界に第４の高濃度一導電型層を形成する工程と、全面に
逆導電型エピタキシャル層を成長したのち、前記第２お
よび第３の一導電型層に達する第１および第２の一導電
型ウェルを形成する工程と、前記第１のウェルと前記第
２のウェルとを絶縁分離するフィールド酸化膜を形成し
たのち、全面にゲート酸化膜を形成してから前記第１お
よび第２のウェルに接続する開口を形成する工程と、前
記ゲート酸化膜上でゲート電極となり、さらに延長して
前記第１のウェルに接続する第１のポリシリコン配線お
よび、前記第１のウェルから前記第２のウェルに接続す
る第２のポリシリコン配線を形成する工程と、拡散工程
終了後に前記第１のポリシリコン配線および前記第２の
ポリシリコン配線の一部を除去する工程とを含む半導体
装置の製造方法。 - 【請求項２】 一導電型半導体基板の一主面の一部に第
１の低濃度逆導電型層を形成する工程と、前記半導体基
板の一主面および前記第１の逆導電型層表面にそれぞれ
第２および第３の高濃度一導電型層を形成する工程と、
前記半導体基板の一主面と前記第１の逆導電型層との境
界に第４の高濃度一導電型層を形成する工程と、全面に
逆導電型エピタキシャル層を成長したのち、前記第２お
よび第３の一導電型層に達する第１および第２の一導電
型ウェルを形成する工程と、前記第１のウェルと前記第
２のウェルとを絶縁分離するフィールド酸化膜を形成し
たのち、全面にゲート酸化膜を形成してから前記第１の
ウェルに接続する開口を形成する工程と、前記ゲート酸
化膜上のポリシリコンゲート電極および前記第１のウェ
ルに接続する第１のポリシリコン配線を形成する工程
と、全面に層間絶縁膜を形成したのち、前記ゲート電極
および前記第１のポリシリコン配線に接続する開口を形
成する工程と、前記ゲート電極から前記第１のポリシリ
コン配線に接続する第２のポリシリコン配線を形成する
工程と、拡散工程終了後に前記第２のポリシリコン配線
の一部を除去する工程とを含む半導体装置の製造方法。 - 【請求項３】 第２の一導電型ウェルにメモリセルを形
成する請求項１および請求項２記載の半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109415A JP2914000B2 (ja) | 1992-04-28 | 1992-04-28 | 半導体装置の製造方法 |
| US08/054,335 US5348907A (en) | 1992-04-28 | 1993-04-28 | Method of fabricating of semiconductor device by forming two electrically insulated wells of the same type electroconductivity on semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109415A JP2914000B2 (ja) | 1992-04-28 | 1992-04-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05308126A true JPH05308126A (ja) | 1993-11-19 |
| JP2914000B2 JP2914000B2 (ja) | 1999-06-28 |
Family
ID=14509674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4109415A Expired - Lifetime JP2914000B2 (ja) | 1992-04-28 | 1992-04-28 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5348907A (ja) |
| JP (1) | JP2914000B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486205B1 (ko) * | 1997-08-22 | 2006-04-21 | 삼성전자주식회사 | 반도체기억소자및그제조방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4333359C2 (de) * | 1993-06-26 | 2002-08-14 | Bosch Gmbh Robert | Monolithisch integrierte Leistungsendstufe |
| US6033946A (en) * | 1995-12-08 | 2000-03-07 | Texas Instruments Incorporated | Method for fabricating an isolated NMOS transistor on a digital BiCMOS process |
| JP3049001B2 (ja) * | 1998-02-12 | 2000-06-05 | 日本電気アイシーマイコンシステム株式会社 | ヒューズ装置およびその製造方法 |
| US6831346B1 (en) | 2001-05-04 | 2004-12-14 | Cypress Semiconductor Corp. | Buried layer substrate isolation in integrated circuits |
| US6927460B1 (en) | 2002-02-15 | 2005-08-09 | Fairchild Semiconductor Corporation | Method and structure for BiCMOS isolated NMOS transistor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4621412A (en) * | 1984-09-17 | 1986-11-11 | Sony Corporation | Manufacturing a complementary MOSFET |
| JP2940984B2 (ja) * | 1990-03-13 | 1999-08-25 | 沖電気工業株式会社 | ＢｉＣＭＯＳ型半導体集積回路の製造方法 |
| US5185294A (en) * | 1991-11-22 | 1993-02-09 | International Business Machines Corporation | Boron out-diffused surface strap process |
-
1992
- 1992-04-28 JP JP4109415A patent/JP2914000B2/ja not_active Expired - Lifetime
-
1993
- 1993-04-28 US US08/054,335 patent/US5348907A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486205B1 (ko) * | 1997-08-22 | 2006-04-21 | 삼성전자주식회사 | 반도체기억소자및그제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5348907A (en) | 1994-09-20 |
| JP2914000B2 (ja) | 1999-06-28 |
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