JPS63308933A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63308933A JPS63308933A JP14584187A JP14584187A JPS63308933A JP S63308933 A JPS63308933 A JP S63308933A JP 14584187 A JP14584187 A JP 14584187A JP 14584187 A JP14584187 A JP 14584187A JP S63308933 A JPS63308933 A JP S63308933A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置の製造方法に関するもので、特
に、半導体装置における各素子間の絶縁分離に関するも
のである。
に、半導体装置における各素子間の絶縁分離に関するも
のである。
［従来の技術〕
第２図（ａ）、（ｂ）および（ｃ）は従来の半導体装置
の各素子の絶縁分離の方法を示す工程の断面図であり、
図において１はシリコン基板、７はシリコン窒化膜、８
はＬ ＯＧ ＯＳ （Ｌｏｃａｌ ０ｘｌｄａｔｉｏｎ
ｏｆ’ ５ｉｌｉｃｏｎ） 、９はイオン注入層、１
１はイオンビームである。
の各素子の絶縁分離の方法を示す工程の断面図であり、
図において１はシリコン基板、７はシリコン窒化膜、８
はＬ ＯＧ ＯＳ （Ｌｏｃａｌ ０ｘｌｄａｔｉｏｎ
ｏｆ’ ５ｉｌｉｃｏｎ） 、９はイオン注入層、１
１はイオンビームである。
次に動作について説明する。第２図（ａ）に示すように
、シリコン基板１表面にシリコン窒化膜７を形成し、絶
縁分離をする領域をバターニングし、エツチングを行な
った後、反転防止のためにボロンのイオンビーム１１を
注入する。第２図（ｂ）はイオンビーム１１によりイオ
ン注入層９が形成され、この後、シリコン窒化膜７をマ
スクとして、熱酸化を行ない、酸化膜であるＬＯＧＯ８
８が形成されたことを示す。この後、シリコン窒化膜７
を除去することにより、第２図（ｃ）に示すように素子
領域３がＬＯＣＯ３８により絶縁分離されて形成される
。
、シリコン基板１表面にシリコン窒化膜７を形成し、絶
縁分離をする領域をバターニングし、エツチングを行な
った後、反転防止のためにボロンのイオンビーム１１を
注入する。第２図（ｂ）はイオンビーム１１によりイオ
ン注入層９が形成され、この後、シリコン窒化膜７をマ
スクとして、熱酸化を行ない、酸化膜であるＬＯＧＯ８
８が形成されたことを示す。この後、シリコン窒化膜７
を除去することにより、第２図（ｃ）に示すように素子
領域３がＬＯＣＯ３８により絶縁分離されて形成される
。
［発明が解決しようとする問題点］
従来の半導体装置における各素子間の絶縁分離方法は、
以上のようになされているので、形成される各素子と基
板１は完全には絶縁分離されず、また、隣接する素子と
基板１を介してつながっている。このため、基板１内外
のα線により基板１に発生したエレクトロンまたはホー
ルを素子が捕えてソフトエラーを起こしたり、また、隣
接するＣＭＯＳ構造の素子間に寄生のサイリスタが構成
され、サージ電圧により、ラッチができなくなる状態（
ラッチアップ）となるなどの問題点があった。
以上のようになされているので、形成される各素子と基
板１は完全には絶縁分離されず、また、隣接する素子と
基板１を介してつながっている。このため、基板１内外
のα線により基板１に発生したエレクトロンまたはホー
ルを素子が捕えてソフトエラーを起こしたり、また、隣
接するＣＭＯＳ構造の素子間に寄生のサイリスタが構成
され、サージ電圧により、ラッチができなくなる状態（
ラッチアップ）となるなどの問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、素子領域と基板間および各素子領域間を電
気的に絶縁分離し、α線によるソフトエラー耐性が高く
、また、ラッチアップを起こさない（ラッチアップフリ
ーの）半導体装置の製造方法を得ることを目的とする。
れたもので、素子領域と基板間および各素子領域間を電
気的に絶縁分離し、α線によるソフトエラー耐性が高く
、また、ラッチアップを起こさない（ラッチアップフリ
ーの）半導体装置の製造方法を得ることを目的とする。
［問題点を解決するための手段］
この発明に係る半導体装置の製造方法は、主表面より予
め定めた深さの基板内部にアモルファス層を形成し、そ
の基板主表面の酸化を防止するためのマスク材料を基板
主表面に形成し、基板の素子領域の周辺にアモルファス
層まで達するトレンチを形成した後、アモルファス層お
よび形成したトレンチに面する基板表面を酸化すること
により、基板と素子領域間および各素子領域間を電気的
に絶縁分離する絶縁膜を形成するものである。
め定めた深さの基板内部にアモルファス層を形成し、そ
の基板主表面の酸化を防止するためのマスク材料を基板
主表面に形成し、基板の素子領域の周辺にアモルファス
層まで達するトレンチを形成した後、アモルファス層お
よび形成したトレンチに面する基板表面を酸化すること
により、基板と素子領域間および各素子領域間を電気的
に絶縁分離する絶縁膜を形成するものである。
［作用］
この発明における半導体装置の製造方法は、主表面より
予め定めた深さの基板内部にアモルファス層を形成し、
基板主表面に基板主表面の酸化防止のためのマスク材料
を形成した後、素子形成領域の周辺にアモルファス層ま
で達するトレンチを形成して、アモルファス層およびト
レンチに面する基板表面を酸化するので、アモルファス
層が優先的に酸化し、同時にトレンチに面する基板表面
が酸化するので、基板と素子領域間および各素子領域間
を電気的に絶縁分離する絶縁膜を形成することができ、
α線によって基板に発生するエレクトロンまたはホール
が素子領域に集められるのを防ぎ、また寄生のサイリス
タを形成しないので、ソフトエラーの発生確率が減少し
た、ラッチアップフリーな半導体装置の製造が可能とな
る。
予め定めた深さの基板内部にアモルファス層を形成し、
基板主表面に基板主表面の酸化防止のためのマスク材料
を形成した後、素子形成領域の周辺にアモルファス層ま
で達するトレンチを形成して、アモルファス層およびト
レンチに面する基板表面を酸化するので、アモルファス
層が優先的に酸化し、同時にトレンチに面する基板表面
が酸化するので、基板と素子領域間および各素子領域間
を電気的に絶縁分離する絶縁膜を形成することができ、
α線によって基板に発生するエレクトロンまたはホール
が素子領域に集められるのを防ぎ、また寄生のサイリス
タを形成しないので、ソフトエラーの発生確率が減少し
た、ラッチアップフリーな半導体装置の製造が可能とな
る。
［発明の実施例］
以下、この発明の実施例を図について説明する。
第１図（ａ）、（ｂ）および（ｃ）はこの発明の実施例
を示す工程の断面図であり、１はシリコン基板、２はシ
リコン酸化膜、３は素子領域、４はアモルファス層、５
は高エネルギイオンビーム、６はトレンチ、７はシリコ
ン窒化膜、１０はシリコン酸化膜である。
を示す工程の断面図であり、１はシリコン基板、２はシ
リコン酸化膜、３は素子領域、４はアモルファス層、５
は高エネルギイオンビーム、６はトレンチ、７はシリコ
ン窒化膜、１０はシリコン酸化膜である。
次に動作について説明する。第１図（ａ）は、シリコン
基板１にボロンの高エネルギイオン５を注入することに
より、シリコン基板１内部に第１図（ａ）の左図に示す
ような分布の、不純物濃度が高いアモルファス層を形成
することを示す。イオンの種類はボロンの他に、砒素、
リンまたはアンチモンのいずれでもよく、形成されるア
モルファス層４のシリコン基板１表面からの深さは、注
入するイオンの種類と注入エネルギにより決められ、一
般に、サブミクロンないし数ミクロンである。また、注
入エネルギは、一般に、０． ５ＭｅＶないし数ＭｅＶ
である。次に、第１図（ｂ）に示すとおり、シリコン基
板１表面に、シリコン酸化膜１０およびシリコン窒化膜
７を形成し、さらに、アモルファス層４に達するｌ・レ
ンチ６を形成する。このトレンチ６はシリコン基板１の
上から見ると、素子領域３を囲むように形成する。この
後、熱酸化を行なうと、アモルファス層４は注入不純物
濃度が高く、また、アモルファス化されているために、
酸化レートがトレンチ６に而しているシリコン基板１表
面領域と比較して１桁程度高くなっており、優先的にア
モルファス層４が酸化し続いてトレンチ６に面している
シリコン基板１表面領域が酸化される。この後シリコン
窒化膜７およびシリコン酸化膜１０を除去すると、第１
図（Ｃ）に示すような、シリコン基板１と素子領域３お
よび隣接する素子領域３間が完全に絶縁分離されたシリ
コン酸化膜２が形成される。これにより、シリコン基板
１内外のα線がシリコン基板１内に発生させる、エレク
トロンまたはホールが素子領域３に集められることを防
ぎ、したがって、ソフトエラーの発生確率を減少させる
ことが可能となり、また、従来の方法で形成されるよう
な寄生のサイリスクが形成されないので、ラッチアップ
フリーな半導体装置を製造することが可能となる。
基板１にボロンの高エネルギイオン５を注入することに
より、シリコン基板１内部に第１図（ａ）の左図に示す
ような分布の、不純物濃度が高いアモルファス層を形成
することを示す。イオンの種類はボロンの他に、砒素、
リンまたはアンチモンのいずれでもよく、形成されるア
モルファス層４のシリコン基板１表面からの深さは、注
入するイオンの種類と注入エネルギにより決められ、一
般に、サブミクロンないし数ミクロンである。また、注
入エネルギは、一般に、０． ５ＭｅＶないし数ＭｅＶ
である。次に、第１図（ｂ）に示すとおり、シリコン基
板１表面に、シリコン酸化膜１０およびシリコン窒化膜
７を形成し、さらに、アモルファス層４に達するｌ・レ
ンチ６を形成する。このトレンチ６はシリコン基板１の
上から見ると、素子領域３を囲むように形成する。この
後、熱酸化を行なうと、アモルファス層４は注入不純物
濃度が高く、また、アモルファス化されているために、
酸化レートがトレンチ６に而しているシリコン基板１表
面領域と比較して１桁程度高くなっており、優先的にア
モルファス層４が酸化し続いてトレンチ６に面している
シリコン基板１表面領域が酸化される。この後シリコン
窒化膜７およびシリコン酸化膜１０を除去すると、第１
図（Ｃ）に示すような、シリコン基板１と素子領域３お
よび隣接する素子領域３間が完全に絶縁分離されたシリ
コン酸化膜２が形成される。これにより、シリコン基板
１内外のα線がシリコン基板１内に発生させる、エレク
トロンまたはホールが素子領域３に集められることを防
ぎ、したがって、ソフトエラーの発生確率を減少させる
ことが可能となり、また、従来の方法で形成されるよう
な寄生のサイリスクが形成されないので、ラッチアップ
フリーな半導体装置を製造することが可能となる。
［発明の効果コ
以上のように、この発明によれば、主表面より予め定め
た深さの基板内部にアモルファス層を形成し、基板主表
面に基板主表面の酸化防止のためのマスク＋４料を形成
した後、素子形成領域の周辺にアモルファス層まで達す
るトレンチを形成し、アモルファス層およびトレンチに
面する基板表面を酸化することにより、基板と素子領域
間および各素子領域間を電気的に絶縁分離でき、α線に
よるソフトエラー耐性が高く、また、ラッチアップフリ
ーな、したがって、作動の信頼性の高い半導体装置を製
造することができる。
た深さの基板内部にアモルファス層を形成し、基板主表
面に基板主表面の酸化防止のためのマスク＋４料を形成
した後、素子形成領域の周辺にアモルファス層まで達す
るトレンチを形成し、アモルファス層およびトレンチに
面する基板表面を酸化することにより、基板と素子領域
間および各素子領域間を電気的に絶縁分離でき、α線に
よるソフトエラー耐性が高く、また、ラッチアップフリ
ーな、したがって、作動の信頼性の高い半導体装置を製
造することができる。
第１図（ａ）、（ｂ）および（ｃ）は、この発明の実施
例を示す工程の断面図であり、第２図（ａ）、（ｂ）お
よび（ｃ）は、従来の方法を示す工程の断面図である。 図において、１はシリコン基板、２はシリコン酸化膜、
３は素子領域、４はアモルファス層、５は高エネルギイ
オンビーム、６はトレンチ、７はシリコン窒化膜、８は
ＬＯＣＯ８，９はイオン注入層、１０はシリコン酸化膜
、１１はイオンビームである。 なお、図中同一符号は同一または相当部分を示す。
例を示す工程の断面図であり、第２図（ａ）、（ｂ）お
よび（ｃ）は、従来の方法を示す工程の断面図である。 図において、１はシリコン基板、２はシリコン酸化膜、
３は素子領域、４はアモルファス層、５は高エネルギイ
オンビーム、６はトレンチ、７はシリコン窒化膜、８は
ＬＯＣＯ８，９はイオン注入層、１０はシリコン酸化膜
、１１はイオンビームである。 なお、図中同一符号は同一または相当部分を示す。
Claims (6)
- （１）主表面より予め定めた深さの内部にアモルファス
層が形成された基板を準備するステップと、前記基板主
表面に前記基板主表面の酸化を防止するためのマスク材
料を形成するステップと、前記基板の素子領域の周辺に
前記アモルファス層まで達するトレンチを形成するステ
ップと、前記アモルファス層および前記トレンチに面す
る前記基板表面を酸化させることにより、絶縁膜を形成
し、前記基板と前記素子領域間および各前記素子領域間
を前記絶縁膜により、電気的に絶縁分離するステップを
含む半導体装置の製造方法。 - （２）前記基板を準備するステップは、高エネルギを持
つイオンを注入することにより、主表面より予め定めた
深さの内部にアモルファス層を形成するステップを含む
特許請求の範囲第１項記載の半導体装置の製造方法。 - （３）前記基板がシリコンである特許請求の範囲第１項
または第２項記載の半導体装置の製造方法。 - （４）前記マスク材料がシリコン窒化膜またはシリコン
窒化膜およびシリコン酸化物からなる特許請求の範囲第
１項ないし第３項いずれかに記載の半導体装置の製造方
法。 - （５）前記アモルファス層および前記トレンチに面する
前記基板表面を熱酸化させる特許請求の範囲第１項ない
し第４項いずれかに記載の半導体装置の製造方法。 - （６）前記イオンは、ボロン、砒素、リンまたはアンチ
モンのいずれかのイオンである特許請求の範囲第２項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14584187A JPS63308933A (ja) | 1987-06-10 | 1987-06-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14584187A JPS63308933A (ja) | 1987-06-10 | 1987-06-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63308933A true JPS63308933A (ja) | 1988-12-16 |
Family
ID=15394342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14584187A Pending JPS63308933A (ja) | 1987-06-10 | 1987-06-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63308933A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7687368B2 (en) | 2004-06-18 | 2010-03-30 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method |
-
1987
- 1987-06-10 JP JP14584187A patent/JPS63308933A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7687368B2 (en) | 2004-06-18 | 2010-03-30 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method |
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