JP2534991B2 - Ｃｍｏｓ構造の製法 - Google Patents
Ｃｍｏｓ構造の製法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】 産業上の利用分野 この発明は全般的に半導体構造の製法、更に具体的に
云えば、半導体基板領域を電気的に隔離する方式に関す
る。
云えば、半導体基板領域を電気的に隔離する方式に関す
る。
従来の技術及び問題点 相補形金属作酸化物半導体（CMOS）回路を製造するこ
とが出来ることにより、集積回路の新世代が生まれた。
CMOS技術は一層多くの回路を一層小さい基板の場所の中
に集積出来る様にした。
とが出来ることにより、集積回路の新世代が生まれた。
CMOS技術は一層多くの回路を一層小さい基板の場所の中
に集積出来る様にした。
CMOS技術の主な利点はその相補形の特性の為にＮチャ
ンネル及びＰチャンネル装置を使うことである。現在の
CMOS製造技術では、半導体基板内に隣合って横方向のチ
ャンネル及びＮチャンネル・トランジスタが形成され
る。これらの異なる２形式の装置を形成する根拠とし
て、半導体基板の中に半導体材料のＰ形井戸およびＮ形
井戸が形成される。更に、Ｎ形井戸の中にPMOS装置のＰ
＋形ソース及びドレイン領域が形成され、Ｐ形井戸の中
に対応する１対のＮ＋領域が形成されて、NMOS装置とな
る。
ンネル及びＰチャンネル装置を使うことである。現在の
CMOS製造技術では、半導体基板内に隣合って横方向のチ
ャンネル及びＮチャンネル・トランジスタが形成され
る。これらの異なる２形式の装置を形成する根拠とし
て、半導体基板の中に半導体材料のＰ形井戸およびＮ形
井戸が形成される。更に、Ｎ形井戸の中にPMOS装置のＰ
＋形ソース及びドレイン領域が形成され、Ｐ形井戸の中
に対応する１対のＮ＋領域が形成されて、NMOS装置とな
る。
CMOS構造では、SCR形の装置の特性を持つことが判っ
ている多数の横方向Ｐ及びＮ接合が存在することが理解
されよう。ある状態では、所謂寄生SCR形装置の接合の
間に十分に帯電した粒子が流れ、この装置を導電状態に
ラッチすることがある。寄生SCR装置がラッチされる
と、CMOS回路が正しく作用しなくなることは明らかであ
る。
ている多数の横方向Ｐ及びＮ接合が存在することが理解
されよう。ある状態では、所謂寄生SCR形装置の接合の
間に十分に帯電した粒子が流れ、この装置を導電状態に
ラッチすることがある。寄生SCR装置がラッチされる
と、CMOS回路が正しく作用しなくなることは明らかであ
る。
CMOSトランジスタを更に小形にして、基板の場所を節
約する為のCMOS回路の倍率の縮小により、ラッチアップ
の問題が重大になる。CMOS集積回路の倍率を定める時、
より多くの集積回路が所定の基板の場所を占めることが
出来る様に、半導体領域の間の間隔を一層小さくする。
然し、種々のＰ及びＮ接合の間の間隔が一層狭くなるこ
とにより、寄生的な利得が増加する。したがって、帯電
粒子の寿命は、接合を横切って、寄生SCRのトリガ作用
を開始する確率が高くなる様になる。
約する為のCMOS回路の倍率の縮小により、ラッチアップ
の問題が重大になる。CMOS集積回路の倍率を定める時、
より多くの集積回路が所定の基板の場所を占めることが
出来る様に、半導体領域の間の間隔を一層小さくする。
然し、種々のＰ及びＮ接合の間の間隔が一層狭くなるこ
とにより、寄生的な利得が増加する。したがって、帯電
粒子の寿命は、接合を横切って、寄生SCRのトリガ作用
を開始する確率が高くなる様になる。
CMOS回路におけるラッチアップの問題を回避する為に
種々の方式がとられている。例えば、横方向寄生SCRの
利得を下げようとして、Ｐチャンネル及びＮチャンネル
装置を分離する為にトレンチが使われている。寄生接合
に電圧が積成するのを少なくする為に、エピタキシャル
・スライスに頼ることもしている。電荷のキャリヤ寿命
を短くしようとして、逆勾配のドーピング・レベルを持
つ半導体材料の後退井戸も用いられている。更に、Ｐチ
ャンネル及びＮチャンネル装置を物理的に分離する為に
垂直に積重ねた半導体構造も作られている。
種々の方式がとられている。例えば、横方向寄生SCRの
利得を下げようとして、Ｐチャンネル及びＮチャンネル
装置を分離する為にトレンチが使われている。寄生接合
に電圧が積成するのを少なくする為に、エピタキシャル
・スライスに頼ることもしている。電荷のキャリヤ寿命
を短くしようとして、逆勾配のドーピング・レベルを持
つ半導体材料の後退井戸も用いられている。更に、Ｐチ
ャンネル及びＮチャンネル装置を物理的に分離する為に
垂直に積重ねた半導体構造も作られている。
こういう方式はCMOS回路のラッチアップを少なくする
上で効果があるが、固有のラッチアップ現象が実質的に
ない様な構造を提供する必要性が依然としてある。これ
に伴なって、普通の技術を用いて、ラッチアップのない
CMOS回路を製造する方法に対する必要性も存在する。
上で効果があるが、固有のラッチアップ現象が実質的に
ない様な構造を提供する必要性が依然としてある。これ
に伴なって、普通の技術を用いて、ラッチアップのない
CMOS回路を製造する方法に対する必要性も存在する。
問題点を解決する為の手段及び作用 この発明では、CMOS回路のラッチアップを実質的にな
くす方法と装置を提供する。PMOSトランジスタを形成す
るＮ形井戸を酸化物によって隔離された井戸の中に作
り、こうしてこのトランジスタを隣のＰ形井戸に製造さ
れるNMOSトランジスタの接合から電気的に隔離する。
くす方法と装置を提供する。PMOSトランジスタを形成す
るＮ形井戸を酸化物によって隔離された井戸の中に作
り、こうしてこのトランジスタを隣のＰ形井戸に製造さ
れるNMOSトランジスタの接合から電気的に隔離する。
Ｐ形基板材料の中に何らかの半導体井戸が形成される
前に、CMOS回路のPMOSトランジスタを製造しようとする
区域を定める。この区域は、基板の上に酸化物層及び窒
化物層を最初に成長させ、その上にレジスト層を回転付
着させることによって限定される。各層のパターンを定
めて井戸の場所を形成する。次に基板をプラズマ・エッ
チにかけ、これによってシリコン基板を取除き、各各の
井戸の場所に井戸を形成する。薬品を用いてレジストを
除去した後、基板を高温にかけ、これによって井戸の場
所でシリコン基板を酸化して、各々の井戸の中に熱酸化
物隔離層を形成する。次に酸化物隔離壁を介してシリコ
ン基板の中に硼素を打込み、チャンネル・ストッパを形
成し、こうして寄生的な側壁チャンネルを防止する。
前に、CMOS回路のPMOSトランジスタを製造しようとする
区域を定める。この区域は、基板の上に酸化物層及び窒
化物層を最初に成長させ、その上にレジスト層を回転付
着させることによって限定される。各層のパターンを定
めて井戸の場所を形成する。次に基板をプラズマ・エッ
チにかけ、これによってシリコン基板を取除き、各各の
井戸の場所に井戸を形成する。薬品を用いてレジストを
除去した後、基板を高温にかけ、これによって井戸の場
所でシリコン基板を酸化して、各々の井戸の中に熱酸化
物隔離層を形成する。次に酸化物隔離壁を介してシリコ
ン基板の中に硼素を打込み、チャンネル・ストッパを形
成し、こうして寄生的な側壁チャンネルを防止する。
酸化物の隔離によって形成された各々の井戸をポリシ
リコン又は非質シリコンで埋めて、その中にPMOSトラン
ジスタを形成する材料の井戸を設ける。次に半導体基板
の上面を平面化して、この後の処理が出来る表面の形状
を作る。イオン打込みにより、ポリシリコン又は非晶質
シリコンを燐でドープして、Ｎ形井戸の材料を形成す
る。Ｐ形井戸の材料自体がＰ形井戸になり、この中にNM
OSトランジスタを形成する。PMOS及びNMOSトランジスタ
が夫々隔離されたＮ形井戸及びＰ形井戸の中に普通に形
成される。
リコン又は非質シリコンで埋めて、その中にPMOSトラン
ジスタを形成する材料の井戸を設ける。次に半導体基板
の上面を平面化して、この後の処理が出来る表面の形状
を作る。イオン打込みにより、ポリシリコン又は非晶質
シリコンを燐でドープして、Ｎ形井戸の材料を形成す
る。Ｐ形井戸の材料自体がＰ形井戸になり、この中にNM
OSトランジスタを形成する。PMOS及びNMOSトランジスタ
が夫々隔離されたＮ形井戸及びＰ形井戸の中に普通に形
成される。
この発明のその他の目的並びに特徴は、以下図面につ
いて実施例を説明するところから明らかになろう。
いて実施例を説明するところから明らかになろう。
実 施 例 第１図は公知の方法に従って構成された双子井戸CMOS
回路を示しており、この様な従来の回路に於けるラッチ
アップの問題を例示する為に、これを説明する。Ｐ形基
板10にドープ領域12を設けてＮ形井戸を形成し、この中
にPMOSトランジスタ14を形成する。PMOSトランジスタ14
がＰ＋形ドレイン16、Ｐ＋形ソース18及びそれから薄い
酸化物層22によって隔てられたゲート20を持っている。
Ｐ形基板10がＰ形井戸24として作用し、この中にNMOSト
ランジスタ26を形成する。NMOSトランジスタ26がＮ＋形
ドレイン28、Ｎ＋形ソース30及びそれらからゲート酸化
物34によって隔てられたゲート32を持っている。フィー
ルド酸化物36がPMOSトランジスタ14及びNMOSトランジス
タ26の間の表面を隔離する。トランジスタ14,26が占め
る横方向の場所は約３〜４ミクロンであり、これに対し
てフィールド酸化物36は約８ミクロンの幅にする必要が
ある。
回路を示しており、この様な従来の回路に於けるラッチ
アップの問題を例示する為に、これを説明する。Ｐ形基
板10にドープ領域12を設けてＮ形井戸を形成し、この中
にPMOSトランジスタ14を形成する。PMOSトランジスタ14
がＰ＋形ドレイン16、Ｐ＋形ソース18及びそれから薄い
酸化物層22によって隔てられたゲート20を持っている。
Ｐ形基板10がＰ形井戸24として作用し、この中にNMOSト
ランジスタ26を形成する。NMOSトランジスタ26がＮ＋形
ドレイン28、Ｎ＋形ソース30及びそれらからゲート酸化
物34によって隔てられたゲート32を持っている。フィー
ルド酸化物36がPMOSトランジスタ14及びNMOSトランジス
タ26の間の表面を隔離する。トランジスタ14,26が占め
る横方向の場所は約３〜４ミクロンであり、これに対し
てフィールド酸化物36は約８ミクロンの幅にする必要が
ある。
判り易くする為、図面は実尺通りではなく、トランジ
スタ14,26のゲート、ドレイン及びソース領域に対する
外部電気接続は示してない。CMOS技術を用いる利点とし
て、トランジスタ14,16を互いに接続し、論理反転機能
を持たせることが出来る。
スタ14,26のゲート、ドレイン及びソース領域に対する
外部電気接続は示してない。CMOS技術を用いる利点とし
て、トランジスタ14,16を互いに接続し、論理反転機能
を持たせることが出来る。
前に述べた様に、双子井戸形の設計のCMOS回路は、SC
R形の寄生装置を形成する横方向のPNPN接合を持ってい
る。例えば参照数字38で示した装置が、トランジスタ14
のＰ＋形ソース18、Ｎ形井戸12、Ｐ形井戸24及びトラン
ジスタ26のＮ＋形ドレイン28によって形成された寄生PN
PN装置である。十分大きな平均自由時間を持つ自由電子
又はホールがこの寄生SCR38をトリガすることが出来
る。
R形の寄生装置を形成する横方向のPNPN接合を持ってい
る。例えば参照数字38で示した装置が、トランジスタ14
のＰ＋形ソース18、Ｎ形井戸12、Ｐ形井戸24及びトラン
ジスタ26のＮ＋形ドレイン28によって形成された寄生PN
PN装置である。十分大きな平均自由時間を持つ自由電子
又はホールがこの寄生SCR38をトリガすることが出来
る。
第１図に示した双子井戸CMOS装置の別の欠点は、回路
の倍率を縮小することにより、ラッチアップの確率が一
層高くなることである。つまり、上に述べたCMOS回路の
横方向の距離を短くすると、種々の領域の間の電界が強
くなり、こうしてより多くの自由電子、ホールが生じ、
その何れかが寄生SCR38をトリガし得る様になる。更
に、双子井戸構造は基板の場所を浪費する。前に述べた
様に、トランジスタ装置14,26は直径が約３乃至４ミク
ロンであり、フィールド酸化物36は幅が約８ミクロンで
ある。所望の電気的な作用をする能動装置よりも、フィ
ールド酸化物36が占める基板の場所が実質的に大きい。
の倍率を縮小することにより、ラッチアップの確率が一
層高くなることである。つまり、上に述べたCMOS回路の
横方向の距離を短くすると、種々の領域の間の電界が強
くなり、こうしてより多くの自由電子、ホールが生じ、
その何れかが寄生SCR38をトリガし得る様になる。更
に、双子井戸構造は基板の場所を浪費する。前に述べた
様に、トランジスタ装置14,26は直径が約３乃至４ミク
ロンであり、フィールド酸化物36は幅が約８ミクロンで
ある。所望の電気的な作用をする能動装置よりも、フィ
ールド酸化物36が占める基板の場所が実質的に大きい。
第２図乃至第14図は、この発明に従ってラッチアップ
に対して免疫性を持つ信頼性の高いCMOS回路の構造並び
にその製造工程を示す。これから説明するCMOSを製造す
る方法の工程は、普通のCMOS技術と両立性を持つことに
注意されたい。
に対して免疫性を持つ信頼性の高いCMOS回路の構造並び
にその製造工程を示す。これから説明するCMOSを製造す
る方法の工程は、普通のCMOS技術と両立性を持つことに
注意されたい。
第２図には、その中にCMOSの対の内のNMOSトランジス
タを形成する根拠となるＰ形基板40が示されている。後
で詳しく説明するが、PMOSトランジスタがＰ形基板40内
に隔離され、こうしてNMOSトランジスタから電気的に分
離される。厚さ約350Åの酸化物層42をＰ形基板40の上
に成長させる。酸化物層42は約950℃の温度で酸素雰囲
気内で普通に成長させる。
タを形成する根拠となるＰ形基板40が示されている。後
で詳しく説明するが、PMOSトランジスタがＰ形基板40内
に隔離され、こうしてNMOSトランジスタから電気的に分
離される。厚さ約350Åの酸化物層42をＰ形基板40の上
に成長させる。酸化物層42は約950℃の温度で酸素雰囲
気内で普通に成長させる。
公知の低圧化学反応気相成長方法により、窒化シリコ
ン（Si3N4）層44をデポジットする。窒化シリコン層44
の深さは約1,400Åである。レジスト46を窒化シリコン
層44の上に回転付着させ、パターンを定めて約３ミクロ
ンの幅の開口48を形成する。この開口48が、PMOSトラン
ジスタを形成する基板内の空間的な境界を定める。
ン（Si3N4）層44をデポジットする。窒化シリコン層44
の深さは約1,400Åである。レジスト46を窒化シリコン
層44の上に回転付着させ、パターンを定めて約３ミクロ
ンの幅の開口48を形成する。この開口48が、PMOSトラン
ジスタを形成する基板内の空間的な境界を定める。
第３図でも、同様な素子には同じ参照数字を用いてい
るが、この図はレジスト・マスク46によって定められた
境界の開口48に従って、窒化物層44及び酸化物層42を垂
直にエッチするエッチング過程が行なわれた後の半導体
基板を示している。窒化物層44及び酸化物層42は周知の
プラズマ・エッチング方法によってエッチすることが好
ましい。窒化物及び酸化シリコンをエッチングするのに
適した普通のガスをプラズマ内に利用する。窒化物層及
び酸化物層44,42をエッチする工程の間、プラズマ種目
にＰ形基板材料40が存在するかどうか検査する。従っ
て、Ｐ形基板40がエッチされ始める時、この過程が停止
される。
るが、この図はレジスト・マスク46によって定められた
境界の開口48に従って、窒化物層44及び酸化物層42を垂
直にエッチするエッチング過程が行なわれた後の半導体
基板を示している。窒化物層44及び酸化物層42は周知の
プラズマ・エッチング方法によってエッチすることが好
ましい。窒化物及び酸化シリコンをエッチングするのに
適した普通のガスをプラズマ内に利用する。窒化物層及
び酸化物層44,42をエッチする工程の間、プラズマ種目
にＰ形基板材料40が存在するかどうか検査する。従っ
て、Ｐ形基板40がエッチされ始める時、この過程が停止
される。
２工程からなるエッチング過程の２番目の部分が第４
図に示されている。この時、Ｐ形基板40は、前に述べた
プラズマ方法により、開口48を介して約0.5ミクロンの
深さまで、異なるガスによって注意深くエッチされる。
第３図及び第４図に示す２工程のエッチングは、その中
に井戸50を形成するＰ形基板40のエッチングに対して制
御作用が一層良くなる。井戸50の直径は約３ミクロンで
あり、側壁52及び54は若干内向きにテーパがついてい
る。プラズマ・エッチのパラメータを注意深く制御し
て、側壁52,54にこのテーパを持たせるが、その理由は
後で説明する。レジスト・マスク46をアセトン溶液によ
り又はその他の適当な手段により、半導体基板から剥が
す。
図に示されている。この時、Ｐ形基板40は、前に述べた
プラズマ方法により、開口48を介して約0.5ミクロンの
深さまで、異なるガスによって注意深くエッチされる。
第３図及び第４図に示す２工程のエッチングは、その中
に井戸50を形成するＰ形基板40のエッチングに対して制
御作用が一層良くなる。井戸50の直径は約３ミクロンで
あり、側壁52及び54は若干内向きにテーパがついてい
る。プラズマ・エッチのパラメータを注意深く制御し
て、側壁52,54にこのテーパを持たせるが、その理由は
後で説明する。レジスト・マスク46をアセトン溶液によ
り又はその他の適当な手段により、半導体基板から剥が
す。
第５図に示す様に、井戸50の中に酸化物隔離層56を成
長させる。隔離酸化物56は約1,000℃の温度で熱成長さ
せ、約2,000Åの厚さに成長させる。この発明では、酸
化シリコン56は、井戸50の内面の上にデポジットするよ
りも、熱成長させる方が好ましい。熱成長させた酸化シ
リコンは、帯電粒子を生じたり、或いは酸化物と基板の
境界の近くにあるＰ形基板40の反転に寄与する惧れのあ
る欠陥が一層少ないので、デポジットした酸化物よりも
品質が一層高い。
長させる。隔離酸化物56は約1,000℃の温度で熱成長さ
せ、約2,000Åの厚さに成長させる。この発明では、酸
化シリコン56は、井戸50の内面の上にデポジットするよ
りも、熱成長させる方が好ましい。熱成長させた酸化シ
リコンは、帯電粒子を生じたり、或いは酸化物と基板の
境界の近くにあるＰ形基板40の反転に寄与する惧れのあ
る欠陥が一層少ないので、デポジットした酸化物よりも
品質が一層高い。
こうして半導体基板を酸化雰囲気に露出すると、シリ
コンのＰ形基板40が消費され、酸化物層56が熱成長す
る。こうしてＰ形基板40のシリコン材料が消費されるに
つれて、Ｐ形基板内の井戸が拡大するが、やはり広がる
酸化シリコン56が井戸50内の実効容積を減少する。こう
いう面が熱酸化物56が内向きに成長した肩58によって示
されている。第５図に示す様に、側壁52,54はテーパの
ついた形を保っている。肩58の近くで、前にデポジット
された酸化物層42が井戸50の熱酸化物56と合体し、均質
になる。
コンのＰ形基板40が消費され、酸化物層56が熱成長す
る。こうしてＰ形基板40のシリコン材料が消費されるに
つれて、Ｐ形基板内の井戸が拡大するが、やはり広がる
酸化シリコン56が井戸50内の実効容積を減少する。こう
いう面が熱酸化物56が内向きに成長した肩58によって示
されている。第５図に示す様に、側壁52,54はテーパの
ついた形を保っている。肩58の近くで、前にデポジット
された酸化物層42が井戸50の熱酸化物56と合体し、均質
になる。
この発明の製造工程では、第４図に矢印60で示す様
に、井戸をエッチし且つレジストを取除く前に、井戸50
を硼素の打込みにかける。硼素は約１×1012原子/cm2の
量で100KEVで打込まれる。Ｐ形基板40内の硼素濃度が、
第６図に示す様に、Ｐ形基板材料40と酸化物隔離部56の
間にチャンネル・ストッパ62を形成する。井戸50の側壁
52,54にテーパがついている為、打込みの間、若干の硼
素イオンが側壁に当たり、こうして井戸50を取囲むＰ形
基板40の外側の側壁に打込まれることに注意することが
重要である。勿論、硼素イオンは井戸50の底66にも打込
まれる。チャンネル・ストッパ62は、井戸50の外側に形
成されるNMOSのトランジスタのドレイン及びソース領域
の間の漏れ電流を招く寄生的なチャンネルを除く効果が
ある。井戸50の外側にあるＰ形基板の上面は、窒化物層
44によって硼素イオンからマスクされている。
に、井戸をエッチし且つレジストを取除く前に、井戸50
を硼素の打込みにかける。硼素は約１×1012原子/cm2の
量で100KEVで打込まれる。Ｐ形基板40内の硼素濃度が、
第６図に示す様に、Ｐ形基板材料40と酸化物隔離部56の
間にチャンネル・ストッパ62を形成する。井戸50の側壁
52,54にテーパがついている為、打込みの間、若干の硼
素イオンが側壁に当たり、こうして井戸50を取囲むＰ形
基板40の外側の側壁に打込まれることに注意することが
重要である。勿論、硼素イオンは井戸50の底66にも打込
まれる。チャンネル・ストッパ62は、井戸50の外側に形
成されるNMOSのトランジスタのドレイン及びソース領域
の間の漏れ電流を招く寄生的なチャンネルを除く効果が
ある。井戸50の外側にあるＰ形基板の上面は、窒化物層
44によって硼素イオンからマスクされている。
この発明の半導体基板は更に処理されて、井戸50を半
導体材料で埋めると共に、基板の上面を平面化して、そ
の中にCMOSトランジスタを形成するのに適した地形を作
る。こういう工程を達成する為に種々の代案に頼ること
が出来る。
導体材料で埋めると共に、基板の上面を平面化して、そ
の中にCMOSトランジスタを形成するのに適した地形を作
る。こういう工程を達成する為に種々の代案に頼ること
が出来る。
方法の説明を続けると、半導体基板の表面にポリシリ
コン又は非晶質シリコン68をデポジットする。ポリシリ
コン68は大きな井戸の地形と同形であるが、第７図に示
す様に、３ミクロン又はそれ以下の直径で井戸を実質的
に埋める。井戸50の上方に形成された尖頭部70を除去す
る為に平面化が必要である。
コン又は非晶質シリコン68をデポジットする。ポリシリ
コン68は大きな井戸の地形と同形であるが、第７図に示
す様に、３ミクロン又はそれ以下の直径で井戸を実質的
に埋める。井戸50の上方に形成された尖頭部70を除去す
る為に平面化が必要である。
尖頭部70を除去する為にポリシリコン68の上面を平面
化する時、周知の方法により、ポリシリコン面にフォト
レジストを回転付着する。フォトレジスト材料72は、ポ
リシリコン面の上に広げて、一様な滑かな上面74が得ら
れるものであれば、この目的に使われる普通の種類のも
のであってよい。後で詳しく説明するが、フォトレジス
ト材料72がポリシリコン68と同じエッチ速度を持つこと
が必要である。この目的の為に、普通のフォトレジスト
を利用することが出来、実際に使った。
化する時、周知の方法により、ポリシリコン面にフォト
レジストを回転付着する。フォトレジスト材料72は、ポ
リシリコン面の上に広げて、一様な滑かな上面74が得ら
れるものであれば、この目的に使われる普通の種類のも
のであってよい。後で詳しく説明するが、フォトレジス
ト材料72がポリシリコン68と同じエッチ速度を持つこと
が必要である。この目的の為に、普通のフォトレジスト
を利用することが出来、実際に使った。
プラズマ反応性イオン・エッチング（RIE）方法は、
複合体のフォトレジスト72及びポリシリコン68を平面化
するのに良く適している。前に述べた様に、フォトレジ
スト材料72及びポリシリコン68は1:1のエッチ比を持っ
ていなければならない。エッチ比が1:1であると、反応
性イオン・エッチング過程はフォトレジスト材料72の上
面74から始まり、下向きに材料を一様に除去する。フォ
トレジスト72とポリシリコン68のエッチ比が同じである
から、エッチングの境界が平面状であり、その平面状の
性質が変らずに、フォトレジスト72から尖頭部72を通っ
ていく。
複合体のフォトレジスト72及びポリシリコン68を平面化
するのに良く適している。前に述べた様に、フォトレジ
スト材料72及びポリシリコン68は1:1のエッチ比を持っ
ていなければならない。エッチ比が1:1であると、反応
性イオン・エッチング過程はフォトレジスト材料72の上
面74から始まり、下向きに材料を一様に除去する。フォ
トレジスト72とポリシリコン68のエッチ比が同じである
から、エッチングの境界が平面状であり、その平面状の
性質が変らずに、フォトレジスト72から尖頭部72を通っ
ていく。
プラズマ・エッチング速度を制御して監視し、エッチ
ングの境界が第８図に示すレベルに到達した時を決定す
る。このレベルになった時、エッチング過程を停止す
る。次に燐イオンの打込みを実施して、ポリシリコン68
を、その中にPMOSトランジスタを形成することが出来る
Ｎ形井戸76に変換する。イオンの打込みが矢印78で示さ
れており、これは１×1011乃至１×1013原子/cm2の量で
100KEVのエネルギ・レベルで行なわれる。この燐の打込
みにより、ポリシリコン68が、その中にCMOSトランジス
タを形成するのに適してＮ形井戸の半導体材料76に変換
される。ドープされたポリシリコン76の打込みによる表
面の傷は、約900℃の温度で窒素雰囲気内で材料をアニ
ーリングすることによって治癒することが出来る。この
アニーリングがドープされたポリシリコン76の表面近く
でシリコンの格子マトリクスを再結晶させ、格子を燐を
打込む前に存在したのと略同じ良い品質に復元する。高
い温度でアニーリングを行なうことにより、材料の品質
を更に改善することが出来る。
ングの境界が第８図に示すレベルに到達した時を決定す
る。このレベルになった時、エッチング過程を停止す
る。次に燐イオンの打込みを実施して、ポリシリコン68
を、その中にPMOSトランジスタを形成することが出来る
Ｎ形井戸76に変換する。イオンの打込みが矢印78で示さ
れており、これは１×1011乃至１×1013原子/cm2の量で
100KEVのエネルギ・レベルで行なわれる。この燐の打込
みにより、ポリシリコン68が、その中にCMOSトランジス
タを形成するのに適してＮ形井戸の半導体材料76に変換
される。ドープされたポリシリコン76の打込みによる表
面の傷は、約900℃の温度で窒素雰囲気内で材料をアニ
ーリングすることによって治癒することが出来る。この
アニーリングがドープされたポリシリコン76の表面近く
でシリコンの格子マトリクスを再結晶させ、格子を燐を
打込む前に存在したのと略同じ良い品質に復元する。高
い温度でアニーリングを行なうことにより、材料の品質
を更に改善することが出来る。
第９図で、窒化シリコン・マスク層44及び酸化物層42
が除去されたことが判る。この為、ドープされたポリシ
リコン76の上面は基板40の上面と同一平面である。窒化
シリコン層44は高温燐酸（H3PO4）を用いて除去するこ
とが出来、酸化物層42はエッチングによって除去するこ
とが出来る。この結果、半導体基板の地形は、この後の
製造用の処理に適しており、次にこの処理を説明する。
が除去されたことが判る。この為、ドープされたポリシ
リコン76の上面は基板40の上面と同一平面である。窒化
シリコン層44は高温燐酸（H3PO4）を用いて除去するこ
とが出来、酸化物層42はエッチングによって除去するこ
とが出来る。この結果、半導体基板の地形は、この後の
製造用の処理に適しており、次にこの処理を説明する。
半導体基板の上面の平面化は、第10図及び第11図に示
す周知のリフトオフ方法によっても達成することが出来
る。プラズマ・シリコン又はポリシリコン68を半導体基
板の上に異方性をもってデポジットし、ドープしてＮ形
井戸76を形成することが出来る。異方性デポジッション
は電子ビーム蒸着方法を用いて行なうことが出来る。第
10図に示す様に、シリコン又はポリシリコンの異方性デ
ポジットが井戸50を埋め、更に窒化シリコン層44に重な
るシリコン材料のデポジットを残す。
す周知のリフトオフ方法によっても達成することが出来
る。プラズマ・シリコン又はポリシリコン68を半導体基
板の上に異方性をもってデポジットし、ドープしてＮ形
井戸76を形成することが出来る。異方性デポジッション
は電子ビーム蒸着方法を用いて行なうことが出来る。第
10図に示す様に、シリコン又はポリシリコンの異方性デ
ポジットが井戸50を埋め、更に窒化シリコン層44に重な
るシリコン材料のデポジットを残す。
半導体基板は、160℃の温度で燐酸の様な化学溶液に
それを晒すことによって平面化される。燐酸が窒化シリ
コン層44を侵食してそれを溶解する。窒化物層44の上に
デポジットされたドープされたシリコン又はポリシリコ
ン76は、この時容易に除去することが出来る。
それを晒すことによって平面化される。燐酸が窒化シリ
コン層44を侵食してそれを溶解する。窒化物層44の上に
デポジットされたドープされたシリコン又はポリシリコ
ン76は、この時容易に除去することが出来る。
第11図は、窒化物層44の上にあったシリコン又はポリ
シリコンが除去された後の第10図の半導体基板を示す。
この場合も、井戸50の中にデポジットされたシリコン又
はポリシリコン76は、前に述べたアニーリング方法によ
って再結晶させることが出来る。この後、Ｐ形基板40の
上に最初に成長させた酸化シリコン層42を化学溶液を用
いて又はプラズマ・エッチング過程によって除去され
る。この時、半導体基板は第９図に示すのと略同じ形に
なる。
シリコンが除去された後の第10図の半導体基板を示す。
この場合も、井戸50の中にデポジットされたシリコン又
はポリシリコン76は、前に述べたアニーリング方法によ
って再結晶させることが出来る。この後、Ｐ形基板40の
上に最初に成長させた酸化シリコン層42を化学溶液を用
いて又はプラズマ・エッチング過程によって除去され
る。この時、半導体基板は第９図に示すのと略同じ形に
なる。
第12図は上に述べた様にしてこの発明に従って構成さ
れたCMOS回路を示す。全てのPMOSトランジスタがNMOSト
ランジスタから電気的に隔離されていて、ラッチアップ
のないCMOS回路になっていることに注意されたい。以上
は井戸50内にＮ形材料76を形成する製造工程を説明した
ものであるが、井戸50内にデポジットしたポリシリコン
又は非晶質シリコン68に硼素を打込んでＰ形井戸を形成
することも出来る。然し、井戸50にＮ形材料76を形成す
ることにより、ある利点が得られる。
れたCMOS回路を示す。全てのPMOSトランジスタがNMOSト
ランジスタから電気的に隔離されていて、ラッチアップ
のないCMOS回路になっていることに注意されたい。以上
は井戸50内にＮ形材料76を形成する製造工程を説明した
ものであるが、井戸50内にデポジットしたポリシリコン
又は非晶質シリコン68に硼素を打込んでＰ形井戸を形成
することも出来る。然し、井戸50にＮ形材料76を形成す
ることにより、ある利点が得られる。
井戸50内にデポジットされたポリシリコン又は非晶質
シリコンは、この井戸の厚さが0.5ミクロン程度である
から、打込みによってドープするのが容易である。ポリ
シリコンのデポジッションとそれに伴なうイオンの打込
みにより、その中にNMOSトランジスタを形成するＰ形基
板40ほど理想的でない様な、ドープされた結晶構造が形
成される。こういう面と共に、NMOSトランジスタが一般
的にPMOSトランジスタより優れていると云う周知の事実
の為、PMOSトランジスタが隔離された井戸50内に形成す
る為の候補として考えられる。
シリコンは、この井戸の厚さが0.5ミクロン程度である
から、打込みによってドープするのが容易である。ポリ
シリコンのデポジッションとそれに伴なうイオンの打込
みにより、その中にNMOSトランジスタを形成するＰ形基
板40ほど理想的でない様な、ドープされた結晶構造が形
成される。こういう面と共に、NMOSトランジスタが一般
的にPMOSトランジスタより優れていると云う周知の事実
の為、PMOSトランジスタが隔離された井戸50内に形成す
る為の候補として考えられる。
従って、この発明は第12図に示す様に構成され、井戸
50内のPMOSトランジスタがＰ＋形ドレイン82及びＰ＋形
ソース84を持つ。PMOSトランジスタのゲート86が、ドレ
イン82及びソース84の間を流れる多数キャリヤを制御す
る。ゲートはポリシリコン、タングステン又はその組合
せ又はチタン・シリサイドの様な適当な材料で構成する
ことが出来る。僅か約250Åの薄い酸化物層87が、ドレ
イン82及びソース84をPMOSトランジスタのゲート86から
隔てている。
50内のPMOSトランジスタがＰ＋形ドレイン82及びＰ＋形
ソース84を持つ。PMOSトランジスタのゲート86が、ドレ
イン82及びソース84の間を流れる多数キャリヤを制御す
る。ゲートはポリシリコン、タングステン又はその組合
せ又はチタン・シリサイドの様な適当な材料で構成する
ことが出来る。僅か約250Åの薄い酸化物層87が、ドレ
イン82及びソース84をPMOSトランジスタのゲート86から
隔てている。
NMOSトランジスタがＰ形基板材料40内に形成され、Ｎ
＋形ドレイン88、ソース90及びゲート92を含む。第１図
に示した周知のCMOS回路とは著しい対照をなして、この
発明のCMOS回路は、PMOS及びNMOS装置の間の隔離に極く
僅かな場所を利用することにより、基板の場所を著しく
節約する。第12図で、PMOS及びNMOS装置の間の隔たりが
井戸の酸化物隔離層56の厚さだけによって制限されてい
ることに注意されたい。好ましい実施例では、井戸の酸
化物隔離層56の厚さは約2,000Åであるが、これに較べ
て双子井戸方法で典型的に用いられるフィールド酸化物
は８ミクロンである。更に、この発明のCMOS回路は倍率
を縮小しても、寄生的なSCRをトリガする余分の電子、
ホールが発生される心配がない。回路の電圧（VDD）を
一定に保ち、第12図の回路の倍率を縮小した時、接合の
間の電界は実際に強くなるが、寄生的なSCRがなくなっ
ており、従って回路はラッチアップがない。
＋形ドレイン88、ソース90及びゲート92を含む。第１図
に示した周知のCMOS回路とは著しい対照をなして、この
発明のCMOS回路は、PMOS及びNMOS装置の間の隔離に極く
僅かな場所を利用することにより、基板の場所を著しく
節約する。第12図で、PMOS及びNMOS装置の間の隔たりが
井戸の酸化物隔離層56の厚さだけによって制限されてい
ることに注意されたい。好ましい実施例では、井戸の酸
化物隔離層56の厚さは約2,000Åであるが、これに較べ
て双子井戸方法で典型的に用いられるフィールド酸化物
は８ミクロンである。更に、この発明のCMOS回路は倍率
を縮小しても、寄生的なSCRをトリガする余分の電子、
ホールが発生される心配がない。回路の電圧（VDD）を
一定に保ち、第12図の回路の倍率を縮小した時、接合の
間の電界は実際に強くなるが、寄生的なSCRがなくなっ
ており、従って回路はラッチアップがない。
更に第12図は、１例としてトランジスタ２個のCMOSイ
ンバータを形成する簡単にした回路接続を示している。
PMOSトランジスタのドレイン82がＮ形井戸材料77及び電
源電圧VDDに接続される。PMOSトランジスタのゲート86
がNMOSトランジスタのゲート92に接続され、この接続に
よってインバータ回路の入力が得られる。PMOSトランジ
スタのソース84がNMOSトランジスタのドレインに接続さ
れ、この接続によってインバータの出力が得られる。最
後に、NMOSトランジスタのソース90並びにＰ形基板40が
回路のアース又はその代りにVSS（図面に示していな
い）に接続される。
ンバータを形成する簡単にした回路接続を示している。
PMOSトランジスタのドレイン82がＮ形井戸材料77及び電
源電圧VDDに接続される。PMOSトランジスタのゲート86
がNMOSトランジスタのゲート92に接続され、この接続に
よってインバータ回路の入力が得られる。PMOSトランジ
スタのソース84がNMOSトランジスタのドレインに接続さ
れ、この接続によってインバータの出力が得られる。最
後に、NMOSトランジスタのソース90並びにＰ形基板40が
回路のアース又はその代りにVSS（図面に示していな
い）に接続される。
上に述べた様に接続した時、第13図のCMOSインバータ
が得られる。論理インバータの動作として、入力が論理
高である時、出力が論理低に駆動される。逆に入力が論
理低である時、出力が論理高である。従って、論理高の
出力がある時、PMOSトランジスタは実質的に負荷抵抗と
して作用し、その品質は、飽和した時に非常に低い出力
電圧を生ずるNMOSトランジスタの品質と同じである必要
はない。更に、NMOSトランジスタがカットオフである
時、それが出力に対して高インピーダンスを呈する。こ
の時、PMOSトランジスタはＮ形井戸77に形成するのに理
想的に適していることが理解されよう。
が得られる。論理インバータの動作として、入力が論理
高である時、出力が論理低に駆動される。逆に入力が論
理低である時、出力が論理高である。従って、論理高の
出力がある時、PMOSトランジスタは実質的に負荷抵抗と
して作用し、その品質は、飽和した時に非常に低い出力
電圧を生ずるNMOSトランジスタの品質と同じである必要
はない。更に、NMOSトランジスタがカットオフである
時、それが出力に対して高インピーダンスを呈する。こ
の時、PMOSトランジスタはＮ形井戸77に形成するのに理
想的に適していることが理解されよう。
以上の説明から、ラッチアップの問題を実質的になく
したCMOS製造方法及び装置が提供されたことが理解され
よう。PMOSトランジスタとNMOSトランジスタの間に隔離
障壁が形成されて、これらのトランジスタの接合を完全
に隔離し、こうしてラッチアップに必要なSCR形の寄生
的な４層装置がなくなる。この構成では、電子、ホール
の存在がラッチアップに寄与することはない。更に、こ
の発明のCMOS回路は、ラッチアップに寄与する電子、ホ
ールの平均自由時間を高める惧れなしに、倍率を高める
ことが出来る。PMOS及びNMOSトランジスタの間の酸化物
隔離障壁が、帯電キャリヤに対する障壁となるから、こ
ういうキャリヤがPMOS及びNMOS障壁の間を通過して、ラ
ッチアップに寄与することがない。CMOSの対の内のPMOS
トランジスタが隔離された井戸の中で、半導体材料のＮ
形井戸の中に形成される。これは、このトランジスタの
品質がCMOSのトランジスタ対の性能を著しく損うことが
ないからである。
したCMOS製造方法及び装置が提供されたことが理解され
よう。PMOSトランジスタとNMOSトランジスタの間に隔離
障壁が形成されて、これらのトランジスタの接合を完全
に隔離し、こうしてラッチアップに必要なSCR形の寄生
的な４層装置がなくなる。この構成では、電子、ホール
の存在がラッチアップに寄与することはない。更に、こ
の発明のCMOS回路は、ラッチアップに寄与する電子、ホ
ールの平均自由時間を高める惧れなしに、倍率を高める
ことが出来る。PMOS及びNMOSトランジスタの間の酸化物
隔離障壁が、帯電キャリヤに対する障壁となるから、こ
ういうキャリヤがPMOS及びNMOS障壁の間を通過して、ラ
ッチアップに寄与することがない。CMOSの対の内のPMOS
トランジスタが隔離された井戸の中で、半導体材料のＮ
形井戸の中に形成される。これは、このトランジスタの
品質がCMOSのトランジスタ対の性能を著しく損うことが
ないからである。
従って、特定の方法について、好ましい実施例の方法
と装置を説明したが、特許請求の範囲によって定められ
たこの発明の範囲内で、技術的な選択事項として、細部
に種々の変更を加えることが出来ることを承知された
い。
と装置を説明したが、特許請求の範囲によって定められ
たこの発明の範囲内で、技術的な選択事項として、細部
に種々の変更を加えることが出来ることを承知された
い。
以上の説明に関連して、更に下記の項を開示する。
（１） ラッチアップに対する免疫性を改善したCMOS構
造を製造する方法に於て、基板にPMOSトランジスタを形
成し、前記基板にNMOSトランジスタを形成し、前記PMOS
トランジスタを前記NMOSトランジスタから電気的に隔離
する工程を含む方法。
造を製造する方法に於て、基板にPMOSトランジスタを形
成し、前記基板にNMOSトランジスタを形成し、前記PMOS
トランジスタを前記NMOSトランジスタから電気的に隔離
する工程を含む方法。
（２） （１）項に記載した方法に於て、その中にPMOS
又はNMOSトランジスタの内の１つを形成する為の隔離井
戸を形成する工程を含む方法。
又はNMOSトランジスタの内の１つを形成する為の隔離井
戸を形成する工程を含む方法。
（３） （２）項に記載した方法に於て、前記井戸にPM
OSトランジスタを形成することを含む方法。
OSトランジスタを形成することを含む方法。
（４） （２）項に記載した方法に於て、基板の中に井
戸を形成し、該井戸の表面に隔離材料の層を形成し、隔
離された井戸の中にシリコン半導体材料を形成し、前記
一方のトランジスタを前記井戸の中に形成することによ
って、井戸を形成することを含む方法。
戸を形成し、該井戸の表面に隔離材料の層を形成し、隔
離された井戸の中にシリコン半導体材料を形成し、前記
一方のトランジスタを前記井戸の中に形成することによ
って、井戸を形成することを含む方法。
（５） （４）項に記載した方法に於て、前記井戸の外
側の周囲にチャンネル・ストッパを形成することを含む
方法。
側の周囲にチャンネル・ストッパを形成することを含む
方法。
（６） （４）項に記載した方法に於て、半導体材料が
シリコン材料の化学反応気相成長によって形成される方
法。
シリコン材料の化学反応気相成長によって形成される方
法。
（７） （６）項に記載した方法に於て、デポジットし
たシリコン材料を再結晶させることを含む方法。
たシリコン材料を再結晶させることを含む方法。
（８） （７）項に記載した方法に於て、前記シリコン
材料にＮ形不純物を打込む方法。
材料にＮ形不純物を打込む方法。
（９） （８）項に記載した方法に於て、複数個の前記
井戸を形成し、各々の井戸の中にPMOSトランジスタだけ
を形成することを含む方法。
井戸を形成し、各々の井戸の中にPMOSトランジスタだけ
を形成することを含む方法。
（10） （１）項に記載した方法に従って製造されたCM
OS構造。
OS構造。
（11） ラッチアップに対する免疫性が改善されたCMOS
構造を製造する方法に於て、イオンの打込みに対して保
護する為にＰ形基板をマスクし、該マスクのパターンを
定めて基板に対する開口を形成し、該開口を介して前記
基板の中に井戸を形成し、前記井戸をＰ形基板から隔離
する為に、前記井戸の全ての面の上に熱酸化物隔離層を
成長させ、前記井戸を半導体材料で埋め、該半導体材料
をドープしてＮ形材料を形成し、前記基板の上面を平面
化し、前記井戸の中にPMOSトランジスタを形成し、前記
Ｐ型基板の中にNMOSトランジスタを形成する工程を含む
方法。
構造を製造する方法に於て、イオンの打込みに対して保
護する為にＰ形基板をマスクし、該マスクのパターンを
定めて基板に対する開口を形成し、該開口を介して前記
基板の中に井戸を形成し、前記井戸をＰ形基板から隔離
する為に、前記井戸の全ての面の上に熱酸化物隔離層を
成長させ、前記井戸を半導体材料で埋め、該半導体材料
をドープしてＮ形材料を形成し、前記基板の上面を平面
化し、前記井戸の中にPMOSトランジスタを形成し、前記
Ｐ型基板の中にNMOSトランジスタを形成する工程を含む
方法。
（12） （11）項に記載した方法に於て、前記熱酸化物
の外面の上に硼素の打込みを用いてチャンネル・ストッ
パを形成することを含む方法。
の外面の上に硼素の打込みを用いてチャンネル・ストッ
パを形成することを含む方法。
（13） （11）項に記載した方法に於て、前記ドープす
る工程が、前記半導体材料にＮ形イオンを打込むことを
含む方法。
る工程が、前記半導体材料にＮ形イオンを打込むことを
含む方法。
（14） （11）項に記載した方法に於て、前記井戸を形
成する工程が前記井戸を約0.5ミクロンの深さにエッチ
ングすることを含む方法。
成する工程が前記井戸を約0.5ミクロンの深さにエッチ
ングすることを含む方法。
（15） （11）項に記載した方法に於て、成長させる工
程が熱酸化物を約2,000Åの厚さに成長させることを含
む方法。
程が熱酸化物を約2,000Åの厚さに成長させることを含
む方法。
（16） （11）項に記載した方法に於て、前記平面化す
る工程が、前記半導体材料と略等しいエッチ比を持つマ
スク材料を前記基板の上に回転付着し、前記マスク材料
及び前記半導体材料をエッチングすることを含む方法。
る工程が、前記半導体材料と略等しいエッチ比を持つマ
スク材料を前記基板の上に回転付着し、前記マスク材料
及び前記半導体材料をエッチングすることを含む方法。
（17） （11）項に記載した方法に於て、前記平面化す
る工程が前記基板の上に半導体材料を異方性を持ってデ
ポジットし、前記マスクを化学的に除去することを含む
方法。
る工程が前記基板の上に半導体材料を異方性を持ってデ
ポジットし、前記マスクを化学的に除去することを含む
方法。
（18） ラッチアップに対する免疫性を改善したCMOS構
造に於て、その上にMOS装置を形成する結晶面部分を持
つ基板と、該基板内に配置されていて、上面が大体前記
基板の面と同一平面であって、テープつきの側壁を持つ
多結晶半導体材料の井戸と、前記半導体材料を前記基板
から全体的に隔てる隔離材料の層と、前記半導体材料の
井戸の中に形成された第１の導電型のMOSトランジスタ
と、前記基板の面部分に形成された第２の導電型のMOS
トランジスタとを有するCMOS構造。
造に於て、その上にMOS装置を形成する結晶面部分を持
つ基板と、該基板内に配置されていて、上面が大体前記
基板の面と同一平面であって、テープつきの側壁を持つ
多結晶半導体材料の井戸と、前記半導体材料を前記基板
から全体的に隔てる隔離材料の層と、前記半導体材料の
井戸の中に形成された第１の導電型のMOSトランジスタ
と、前記基板の面部分に形成された第２の導電型のMOS
トランジスタとを有するCMOS構造。
（19） （18）項に記載したCMOS構造に於て、前記基板
が多結晶半導体材料の複数個の井戸を持ち、該複数個の
井戸の各々の多結晶半導体材料が前記一方の導電型のト
ランジスタだけを含んでいるCMOS構造。
が多結晶半導体材料の複数個の井戸を持ち、該複数個の
井戸の各々の多結晶半導体材料が前記一方の導電型のト
ランジスタだけを含んでいるCMOS構造。
（20） （18）項に記載したCMOS構造に於て、前記第１
の導電型のMOSトランジスタがPMOSトランジスタであるC
MOS構造。
の導電型のMOSトランジスタがPMOSトランジスタであるC
MOS構造。
（21） （18）項に記載したCMOS構造に於て、前記半導
体材料が全面的な酸化物隔離によって前記基板から全体
的に分離されているCMOS構造。
体材料が全面的な酸化物隔離によって前記基板から全体
的に分離されているCMOS構造。
（22） （18）項に記載したCMOS構造に於て、前記隔離
材料が実質的に二酸化シリコンで構成されているCMOS構
造。
材料が実質的に二酸化シリコンで構成されているCMOS構
造。
（23） （18）項に記載したCMOS構造に於て、前記基板
の表面部分が前記井戸の側壁に接近してチャンネル・ス
トッパを有するCMOS構造。
の表面部分が前記井戸の側壁に接近してチャンネル・ス
トッパを有するCMOS構造。
第１図は従来公知の双子井戸方式に従って形成されたCM
OSトランジスタ対の断面図、第２図は隔離井戸の場所を
定めるマスク過程を示す半導体基板の断面図、第３図は
井戸の場所の区域をエッチングした後の露出した基板を
示す半導体基板の断面図、第４図はシリコン基板の中に
エッチングによって作られた井戸を示す半導体基板の断
面図、第５図は井戸の酸化物隔離壁を示す半導体基板の
断面図、第６図は硼素の打込みによるチャンネル・スト
ッパを形成した状態を示す半導体基板の断面図、第７図
はポリシリコンで埋められた隔離井戸を示す半導体基板
の断面図、第８図はその上面の部分的な平面化並びにＮ
形井戸を形成する為のイオンの打込みを示す半導体基板
の断面図、第９図は完全な平面化の後の半導体基板の断
面図、第10図及び第11図は上面を平面化する為のリフト
オフ方法を示す半導体基板の断面図、第12図はCMOS回路
のNMOSトランジスタを及び隔離されたPMOSトランジスタ
の対を示す完成された半導体基板の断面図、第13図は第
12図の相互接続部によって形成されたCMOSインバータの
回路図である。 主な符号の説明 40:基板 56:隔離酸化物
OSトランジスタ対の断面図、第２図は隔離井戸の場所を
定めるマスク過程を示す半導体基板の断面図、第３図は
井戸の場所の区域をエッチングした後の露出した基板を
示す半導体基板の断面図、第４図はシリコン基板の中に
エッチングによって作られた井戸を示す半導体基板の断
面図、第５図は井戸の酸化物隔離壁を示す半導体基板の
断面図、第６図は硼素の打込みによるチャンネル・スト
ッパを形成した状態を示す半導体基板の断面図、第７図
はポリシリコンで埋められた隔離井戸を示す半導体基板
の断面図、第８図はその上面の部分的な平面化並びにＮ
形井戸を形成する為のイオンの打込みを示す半導体基板
の断面図、第９図は完全な平面化の後の半導体基板の断
面図、第10図及び第11図は上面を平面化する為のリフト
オフ方法を示す半導体基板の断面図、第12図はCMOS回路
のNMOSトランジスタを及び隔離されたPMOSトランジスタ
の対を示す完成された半導体基板の断面図、第13図は第
12図の相互接続部によって形成されたCMOSインバータの
回路図である。 主な符号の説明 40:基板 56:隔離酸化物
Claims (4)
- 【請求項１】MOS素子が形成される結晶面部分を持つ基
板にラッチアップに対する免疫性を改善したCMOS構造を
形成する方法であって、 前記基板の井戸領域の箇所の表面から材料の一部分を取
り去って内向きに傾斜する側壁を有する井戸開口を形成
し、 前記基板の導電型と同じ導電型のドーパント・イオンを
前記側壁を含む前記井戸開口の表面に打ち込みチャンネ
ル・ストッパ領域を形成し、 前記内向きに傾斜する側壁を含む前記井戸開口の全表面
上に隔離材料の層を形成し、 前記井戸開口を前記基板表面と大体同一の上面を持つ半
導体材料で埋め、前記半導体材料の井戸に第１の導電型
のMOSトランジスタを形成し、 前記基板の前記面部分に第２の導電型のMOSトランジス
タを形成する、 工程を有する方法。 - 【請求項２】請求項（１）に記載した方法に於て、前記
第１の導電型はPMOSである方法。 - 【請求項３】請求項（１）に記載した方法に於て、前記
隔離層は絶縁材料である方法。 - 【請求項４】請求項（１）に記載した方法に於て、前記
隔離層が二酸化シリコンを含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US776553 | 1985-09-16 | ||
| US06/776,553 US4947227A (en) | 1985-09-16 | 1985-09-16 | Latch-up resistant CMOS structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6292465A JPS6292465A (ja) | 1987-04-27 |
| JP2534991B2 true JP2534991B2 (ja) | 1996-09-18 |
Family
ID=25107720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215586A Expired - Fee Related JP2534991B2 (ja) | 1985-09-16 | 1986-09-12 | Ｃｍｏｓ構造の製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4947227A (ja) |
| JP (1) | JP2534991B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632372A (ja) * | 1986-06-20 | 1988-01-07 | Nec Corp | 相補型ｍｏｓ集積回路の製造方法 |
| US5293061A (en) * | 1990-04-09 | 1994-03-08 | Seiko Instruments Inc. | Semiconductor device having an isolation layer region on the side wall of a groove |
| US6017785A (en) * | 1996-08-15 | 2000-01-25 | Integrated Device Technology, Inc. | Method for improving latch-up immunity and interwell isolation in a semiconductor device |
| US5831313A (en) * | 1996-08-15 | 1998-11-03 | Integrated Device Technology, Inc. | Structure for improving latch-up immunity and interwell isolation in a semiconductor device |
| US5770504A (en) * | 1997-03-17 | 1998-06-23 | International Business Machines Corporation | Method for increasing latch-up immunity in CMOS devices |
| TW396542B (en) | 1998-07-07 | 2000-07-01 | Winbond Electronics Corp | Decreasing the latch sensitivity in CMOS circuit |
| US6885080B2 (en) * | 2002-02-22 | 2005-04-26 | International Business Machines Corporation | Deep trench isolation of embedded DRAM for improved latch-up immunity |
| US6992361B2 (en) * | 2004-01-20 | 2006-01-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Deep well implant structure providing latch-up resistant CMOS semiconductor product |
| US7542253B2 (en) * | 2004-06-02 | 2009-06-02 | National Chiao Tung University | Silicon controlled rectifier for the electrostatic discharge protection |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5497384A (en) * | 1978-01-19 | 1979-08-01 | Nec Corp | Semiconductor device |
| US4532003A (en) * | 1982-08-09 | 1985-07-30 | Harris Corporation | Method of fabrication bipolar transistor with improved base collector breakdown voltage and collector series resistance |
| US4528462A (en) * | 1982-09-03 | 1985-07-09 | Harris Corporation | Integrated circuit switch using stacked SCRs |
| JPS607146A (ja) * | 1983-06-25 | 1985-01-14 | Toshiba Corp | 半導体装置の製造方法 |
| US4507158A (en) * | 1983-08-12 | 1985-03-26 | Hewlett-Packard Co. | Trench isolated transistors in semiconductor films |
| JPS60148162A (ja) * | 1984-01-13 | 1985-08-05 | Hitachi Micro Comput Eng Ltd | 半導体装置およびその製造方法 |
-
1985
- 1985-09-16 US US06/776,553 patent/US4947227A/en not_active Expired - Lifetime
-
1986
- 1986-09-12 JP JP61215586A patent/JP2534991B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6292465A (ja) | 1987-04-27 |
| US4947227A (en) | 1990-08-07 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |