JPS613449A - 集積回路装置 - Google Patents
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- JPS613449A JPS613449A JP59123233A JP12323384A JPS613449A JP S613449 A JPS613449 A JP S613449A JP 59123233 A JP59123233 A JP 59123233A JP 12323384 A JP12323384 A JP 12323384A JP S613449 A JPS613449 A JP S613449A
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
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- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置、さらに詳しくはｎチャ
ネル、ｐチャネルのＭＩＳ ）ランリスタからなる相補
型ＭＩＳ回路（以後これを代表して０Ｍ０８回路と略称
する）を含んだ集積回路に関する。
ネル、ｐチャネルのＭＩＳ ）ランリスタからなる相補
型ＭＩＳ回路（以後これを代表して０Ｍ０８回路と略称
する）を含んだ集積回路に関する。
従来よシ、ＣＭＯ８集積回路は待期時の消費電力が小さ
いことから、大規模な集積回路に適するものとして、多
用されて来た。今後、その傾向は強ま９こそすれ弱まる
ことはない。しかし、０ＭＯ８の大規模化には、微細化
が必要であるが、ｎチャネルＩＶＩＤＳ （以下ＮＭＯ
Ｓと略称する）とｐチャネルＭＯ８（ＰＭＯ８と以後略
称する）との間隔をつめると、異常電圧の印加によりラ
ッチアップという、回復できない損傷を誘起するという
問題点があった。京増、丸木、大観、中白による電子通
信学会論文誌Ｃ昭和５３年２月号１０６ページから１１
３ページにｒｃＭＯ８Ｉ Ｃのラッチアップ現象の解析
」と題して発表された論文に５つのラッチアップ防止策
が述べられている。ここに紹介された防止策のうち、Ｐ
ウェルとＰＭＯ８間にＰ−カット層を入れ、寄生サイリ
スタのｐｎｐとｎｐｎ ）ランジスタ間の電気的径路を
しゃ断する方法、縦型ｎｐｆＬ寄生トランジスタの実効
ベース長を長くする方法および電源回路に直列抵抗を入
れる方法は、チップ面積が増大し、ＶＬＳＩには向かな
い。また絶縁物基板を用いる手法は、従来のシリコン基
板を用いるものとは違いが大きすぎるという問題がある
。そのほかに、第４図に示すようにフローティングベー
ス層１０１を作り、縦型ｎｐｎ寄生トランジスタのｈＦ
Ｆ、を低減する方法が紹介されている。この手法によれ
ば、ウェル１０２と基板１００間に印加された電圧によ
シ形成される空乏層が基板１００側に広がるためウェル
１０２の深さを浅くできるという良い特長を持つ、しか
しながら、横型ｐｎｐ寄生トランジスタのｈＦつは微細
化に伴って増大する傾向とな９、ＶＬＳＩ Ｋ使用でき
る技術としては大きな改良が必要である。
いことから、大規模な集積回路に適するものとして、多
用されて来た。今後、その傾向は強ま９こそすれ弱まる
ことはない。しかし、０ＭＯ８の大規模化には、微細化
が必要であるが、ｎチャネルＩＶＩＤＳ （以下ＮＭＯ
Ｓと略称する）とｐチャネルＭＯ８（ＰＭＯ８と以後略
称する）との間隔をつめると、異常電圧の印加によりラ
ッチアップという、回復できない損傷を誘起するという
問題点があった。京増、丸木、大観、中白による電子通
信学会論文誌Ｃ昭和５３年２月号１０６ページから１１
３ページにｒｃＭＯ８Ｉ Ｃのラッチアップ現象の解析
」と題して発表された論文に５つのラッチアップ防止策
が述べられている。ここに紹介された防止策のうち、Ｐ
ウェルとＰＭＯ８間にＰ−カット層を入れ、寄生サイリ
スタのｐｎｐとｎｐｎ ）ランジスタ間の電気的径路を
しゃ断する方法、縦型ｎｐｆＬ寄生トランジスタの実効
ベース長を長くする方法および電源回路に直列抵抗を入
れる方法は、チップ面積が増大し、ＶＬＳＩには向かな
い。また絶縁物基板を用いる手法は、従来のシリコン基
板を用いるものとは違いが大きすぎるという問題がある
。そのほかに、第４図に示すようにフローティングベー
ス層１０１を作り、縦型ｎｐｎ寄生トランジスタのｈＦ
Ｆ、を低減する方法が紹介されている。この手法によれ
ば、ウェル１０２と基板１００間に印加された電圧によ
シ形成される空乏層が基板１００側に広がるためウェル
１０２の深さを浅くできるという良い特長を持つ、しか
しながら、横型ｐｎｐ寄生トランジスタのｈＦつは微細
化に伴って増大する傾向とな９、ＶＬＳＩ Ｋ使用でき
る技術としては大きな改良が必要である。
この改良策としてティー・ヤマグチ、ニス・モリモト、
ジー・エチ・カワモト、エチ・ケー・パーク、ジー・シ
ー・エイデンにより、テクニカル・ダイジェスト・オプ
・ザ・１９８３・アイ・イー・ディー・エムに紹介され
た論文［自己整合ＴｊＳｊ ２と深溝分離技術を用いた
高速ラッチアップフリー０．５ミクロンチャネルＣＭＯ
８Ｊにば第５図に示すＣＭＯＳ構造が示されている。こ
の構造はＰ型の低抵抗基板２０１上作られたＮウェル２
０２が基板中に深く形成され、その表面が酸化膜で覆わ
れた電気的に絶縁性を示す溝２０３により、周囲のウェ
ルから分離されている点に特長がある。この構造によれ
ば、横型の寄生バイポーラの婦。はＣＭＯ８を微細化し
ても小さく、従来のＣＭＯ８構造に比して５〜ＩＯ倍の
ラッチアップ耐性を得たと報告している。
ジー・エチ・カワモト、エチ・ケー・パーク、ジー・シ
ー・エイデンにより、テクニカル・ダイジェスト・オプ
・ザ・１９８３・アイ・イー・ディー・エムに紹介され
た論文［自己整合ＴｊＳｊ ２と深溝分離技術を用いた
高速ラッチアップフリー０．５ミクロンチャネルＣＭＯ
８Ｊにば第５図に示すＣＭＯＳ構造が示されている。こ
の構造はＰ型の低抵抗基板２０１上作られたＮウェル２
０２が基板中に深く形成され、その表面が酸化膜で覆わ
れた電気的に絶縁性を示す溝２０３により、周囲のウェ
ルから分離されている点に特長がある。この構造によれ
ば、横型の寄生バイポーラの婦。はＣＭＯ８を微細化し
ても小さく、従来のＣＭＯ８構造に比して５〜ＩＯ倍の
ラッチアップ耐性を得たと報告している。
しかしながら、この第５図の改良された方法では、ウェ
ルのバイアスをとるためにこれを上部表面からとらなけ
ればならない。このため、深い絶縁分離をｐチャネルと
ｎチャネルとの異った素子間のみでなく、ｐチャネルと
ｐチャネルあるいはｎチャネルとｎチャネルとの同種の
素子間に対しても適用しようとすると、１個のトランジ
スタあたり、１個のコンタクトホール２０４が必要とな
り、ＶＬＳＩ化には不都合である。このため、同種のチ
ャネル内では、従来の如＜５５ｍＮ４を用いた選択酸化
法を用いた分離技術を並用しなければならず、マスク工
程が増加するという欠点がある。
ルのバイアスをとるためにこれを上部表面からとらなけ
ればならない。このため、深い絶縁分離をｐチャネルと
ｎチャネルとの異った素子間のみでなく、ｐチャネルと
ｐチャネルあるいはｎチャネルとｎチャネルとの同種の
素子間に対しても適用しようとすると、１個のトランジ
スタあたり、１個のコンタクトホール２０４が必要とな
り、ＶＬＳＩ化には不都合である。このため、同種のチ
ャネル内では、従来の如＜５５ｍＮ４を用いた選択酸化
法を用いた分離技術を並用しなければならず、マスク工
程が増加するという欠点がある。
本発明の目的は、このような従来の欠点を除去せしめて
ラッチアップ耐性のよい高密度ＣＭＯ８集積回路を提供
することにある。
ラッチアップ耐性のよい高密度ＣＭＯ８集積回路を提供
することにある。
本発明は、低抵抗基板と同一の伝導型を有するＭＩＳ電
界効果トランジスタを、該基板と反対の伝導型で、かつ
深い位置に低抵抗層をもつフェル上に形成し、それらの
少くとも一つの隣接するウェル同士を深い素子間分離帯
の下で、ウェルと同じ型の不純物層を介して電気的に接
続したことを特徴とする集積回路装置である。
界効果トランジスタを、該基板と反対の伝導型で、かつ
深い位置に低抵抗層をもつフェル上に形成し、それらの
少くとも一つの隣接するウェル同士を深い素子間分離帯
の下で、ウェルと同じ型の不純物層を介して電気的に接
続したことを特徴とする集積回路装置である。
以下に本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明の第一の実施例を示す図である。
また第２図（α）〜ωは第一の実施例による構造のＣＭ
Ｏ８１７）製造工程の一例を工程順に示している・第２
図の例に従って、まずその製造工程から説明し、本発明
が有効なことを述べる。第２図（−において、まず、ｎ
型の低杭抗基板４０１上にｎ型高抵抗層４０２をエピタ
キシャル成長し、以後のプロセスの表面保護のため薄い
熱酸化膜４０３を成長させる。さらに（６）に示すよう
にｐ型の不純物層４１２を形成するためのイオン注入マ
スク４１１を形成し、不純物のイオン注入を行う。こと
でイオン注入層の深さは高抵抗層４０２の厚さＫもよる
が、その厚さを２μｍトスルト、０．６７ＭａＶ テＩ
Ｏ”〜１０”／ ｃｔｒ１６りホｏ ン（Ｂ）ｅ注入す
ると、約１．３ＩＬｔｒＬの深さを中心に分布させるこ
とができる。続いて同じ要領でイオン注入マスク４１１
を用いてｎ型の不純物層４２１を形成する。
Ｏ８１７）製造工程の一例を工程順に示している・第２
図の例に従って、まずその製造工程から説明し、本発明
が有効なことを述べる。第２図（−において、まず、ｎ
型の低杭抗基板４０１上にｎ型高抵抗層４０２をエピタ
キシャル成長し、以後のプロセスの表面保護のため薄い
熱酸化膜４０３を成長させる。さらに（６）に示すよう
にｐ型の不純物層４１２を形成するためのイオン注入マ
スク４１１を形成し、不純物のイオン注入を行う。こと
でイオン注入層の深さは高抵抗層４０２の厚さＫもよる
が、その厚さを２μｍトスルト、０．６７ＭａＶ テＩ
Ｏ”〜１０”／ ｃｔｒ１６りホｏ ン（Ｂ）ｅ注入す
ると、約１．３ＩＬｔｒＬの深さを中心に分布させるこ
とができる。続いて同じ要領でイオン注入マスク４１１
を用いてｎ型の不純物層４２１を形成する。
？ニー Ｏ際１．Ｉ ＭｅＶ ト１．６ ＭｇＶ テ１
０１４程度それぞれイオイ注入することにより （Ｃ”
ｌのように基板高濃度不純物層に＃デぼ接した不純物領
域とすることができる。゛これらのイオン注入マスクと
しては２．５尾以上アルミニウムやモリブデン、タンタ
ル、白金などの重金属薄膜を用いることができる。さて
、（祷において、このイオン注入の後、マスク材料及び
表面保護の酸化薄膜を除去後、アニールし、不純物を活
性化したのち、表面を再び２０〜４０？Ｌ？７Ｌはど酸
化して酸化膜４４１を形成する・続いて気相成長法によ
り一シリコン窒化膜４４２をつけ、これらをレジスト４
４３をマスクにしてＣＦ、 ＋ Ｈ，混合ガスを用いた
反応性スパッタエツチングによシ酸化Ｍ４４１、窒化Ｍ
４４２、続いてシリコン基板４０１を前記高濃度不純物
層４１２ 、４２１の上部に達するまでＣＣＩ、ガス等
を用いた反応性スパッタエツチングによりエツチングす
る。こうして（祷の状態が得られる。この際、ｐ型の不
純物層４１２とｎ型の不純物層４２１との間隙の上部の
ウェル間分離帯４４４と同一ウェル内のトランジスタ間
の分離帯４４５ 、４４６がエツチングされるようにレ
ジストマスクが形成されている。さらに、（６）におい
て、エツチングされた穴の表面のエツチング損傷層を表
面処理により除去し、酸化膜４５１を成長させ、続いて
多結晶シリコンの気相成長、エッチパックにより前記開
孔部に多結晶シリコン４５２を埋め込む。続いて窒化胸
２をマスクにして酸化すると、（至）のようにｐウェル
４６１又はｎウェル４６２がウェルと同じ型の低抵抗不
純物層４１２ 、４２１で接続された状態が得られる。
０１４程度それぞれイオイ注入することにより （Ｃ”
ｌのように基板高濃度不純物層に＃デぼ接した不純物領
域とすることができる。゛これらのイオン注入マスクと
しては２．５尾以上アルミニウムやモリブデン、タンタ
ル、白金などの重金属薄膜を用いることができる。さて
、（祷において、このイオン注入の後、マスク材料及び
表面保護の酸化薄膜を除去後、アニールし、不純物を活
性化したのち、表面を再び２０〜４０？Ｌ？７Ｌはど酸
化して酸化膜４４１を形成する・続いて気相成長法によ
り一シリコン窒化膜４４２をつけ、これらをレジスト４
４３をマスクにしてＣＦ、 ＋ Ｈ，混合ガスを用いた
反応性スパッタエツチングによシ酸化Ｍ４４１、窒化Ｍ
４４２、続いてシリコン基板４０１を前記高濃度不純物
層４１２ 、４２１の上部に達するまでＣＣＩ、ガス等
を用いた反応性スパッタエツチングによりエツチングす
る。こうして（祷の状態が得られる。この際、ｐ型の不
純物層４１２とｎ型の不純物層４２１との間隙の上部の
ウェル間分離帯４４４と同一ウェル内のトランジスタ間
の分離帯４４５ 、４４６がエツチングされるようにレ
ジストマスクが形成されている。さらに、（６）におい
て、エツチングされた穴の表面のエツチング損傷層を表
面処理により除去し、酸化膜４５１を成長させ、続いて
多結晶シリコンの気相成長、エッチパックにより前記開
孔部に多結晶シリコン４５２を埋め込む。続いて窒化胸
２をマスクにして酸化すると、（至）のようにｐウェル
４６１又はｎウェル４６２がウェルと同じ型の低抵抗不
純物層４１２ 、４２１で接続された状態が得られる。
こうして得られたウェル構造に、従来から良く知られた
方法により）ランリスタを形成すると、第１図に示した
ＣＭＯＳデバイスが得られる。図中、３０１ 、３０２
がｎウェル、３１１ 、３ｉ２がｐウェル、３２１がｎ
ｍ、不純物層、３２２がＰ型不純物層、３３１は絶縁分
離帯である。
方法により）ランリスタを形成すると、第１図に示した
ＣＭＯＳデバイスが得られる。図中、３０１ 、３０２
がｎウェル、３１１ 、３ｉ２がｐウェル、３２１がｎ
ｍ、不純物層、３２２がＰ型不純物層、３３１は絶縁分
離帯である。
本発明の第２の実施例金弟３図に示す。本実施例は第１
の実施例にバイポーラ・トランジスタ５０２を同一基板
上に集積化したものである。また、本節例では０ＭＯ８
の分離に用いる分離帯底部の絶縁物を除いてコレクタ電
極引き出し部５０１として使用したもので、この部分は
エミツク結合論理素子に於けるコレクタ抵抗としても利
用できる。本実施例で、ＣＭＯＳウェル内に作られ、深
溝によシ分離されたトランジスタ間を結ぶ不純物層をバ
イポーラの埋め込みコレクタ層に使用し、両者の構造が
両立することがわかる。
の実施例にバイポーラ・トランジスタ５０２を同一基板
上に集積化したものである。また、本節例では０ＭＯ８
の分離に用いる分離帯底部の絶縁物を除いてコレクタ電
極引き出し部５０１として使用したもので、この部分は
エミツク結合論理素子に於けるコレクタ抵抗としても利
用できる。本実施例で、ＣＭＯＳウェル内に作られ、深
溝によシ分離されたトランジスタ間を結ぶ不純物層をバ
イポーラの埋め込みコレクタ層に使用し、両者の構造が
両立することがわかる。
第１図に示した実施例にみるように、深溝で分離された
ウェル内のトランジスタは、下部を低抵抗不純物層で結
ばれているので、それぞれのトランジスタでウェル・バ
イアスをとる必要がない。
ウェル内のトランジスタは、下部を低抵抗不純物層で結
ばれているので、それぞれのトランジスタでウェル・バ
イアスをとる必要がない。
このため、第５図に示すように、深溝下部までウェルが
伸びていない場合ではトランジスタ１個につき１個必要
なコンタクト穴は不用となる。従って、１個のトランジ
スタの面積は２７３以下に低減でき、バイアス電位を確
保するための金属配線層も不用となり、集積回路内の配
線の自由度を増すことができる。
伸びていない場合ではトランジスタ１個につき１個必要
なコンタクト穴は不用となる。従って、１個のトランジ
スタの面積は２７３以下に低減でき、バイアス電位を確
保するための金属配線層も不用となり、集積回路内の配
線の自由度を増すことができる。
また、第２の実施例に示した如く、０ＭＯ８とバイポー
ラ素子の混載にも適した構造となるため、配線容量が大
きくなるＣＭＯＳ超高集積回路で、電流駆動能力の大き
いバイポーラ・トランジスタを回路に利用でき、高速、
高集積回路装置に極めて適したものといえる。
ラ素子の混載にも適した構造となるため、配線容量が大
きくなるＣＭＯＳ超高集積回路で、電流駆動能力の大き
いバイポーラ・トランジスタを回路に利用でき、高速、
高集積回路装置に極めて適したものといえる。
なお、以上の実施例では、ｐ型低抵抗基板を用いた説明
を行ったが、ｎ型低抵抗基板でも、伝導型を反対に選べ
ば、全く同様の構造の装置が得られる。
を行ったが、ｎ型低抵抗基板でも、伝導型を反対に選べ
ば、全く同様の構造の装置が得られる。
第１図は本発明の第１の実施例を示す図、第２図（ｃＬ
）〜ωは第１の実施例のウェル構造を得るための一手法
を工程順に示した図、第３図は本発明の第２の実施例を
示す図、第４図、第５図は引用文献に見られた、従来の
ＣＭＯ８構造を示す図である。 ３０１．３０２・・・ｎウェル ３１１，３１２・・
・ｐウェル３２１・・・１型不純物層 ３２２・・・
ｐ型不純物層３３１・・・絶縁分離帯 ４６２・−・ｎウェル ４６１・・・ｐウェル４
１２・−・ｐ型不純物層 ４２１・・・ｎ型不純物層
４５２・−・多結晶シリコン 特許出願人 日本電気株式会社 代理人 弁理士 内 原 晋第１図 第５図
）〜ωは第１の実施例のウェル構造を得るための一手法
を工程順に示した図、第３図は本発明の第２の実施例を
示す図、第４図、第５図は引用文献に見られた、従来の
ＣＭＯ８構造を示す図である。 ３０１．３０２・・・ｎウェル ３１１，３１２・・
・ｐウェル３２１・・・１型不純物層 ３２２・・・
ｐ型不純物層３３１・・・絶縁分離帯 ４６２・−・ｎウェル ４６１・・・ｐウェル４
１２・−・ｐ型不純物層 ４２１・・・ｎ型不純物層
４５２・−・多結晶シリコン 特許出願人 日本電気株式会社 代理人 弁理士 内 原 晋第１図 第５図
Claims (1)
- （１）低抵抗基板と同一の伝導型を有するＭＩＳ電界効
果トランジスタを該基板と反対の伝導型のウェル上に形
成し、それらの少くとも一つの隣接するウェル同士を、
深い素子間絶縁分離帯の下で、ウェルと同じ型の不純物
層を介して電気的に接続したことを特徴とする集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123233A JPS613449A (ja) | 1984-06-15 | 1984-06-15 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123233A JPS613449A (ja) | 1984-06-15 | 1984-06-15 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS613449A true JPS613449A (ja) | 1986-01-09 |
Family
ID=14855494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123233A Pending JPS613449A (ja) | 1984-06-15 | 1984-06-15 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613449A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105922A (ja) * | 1989-09-19 | 1991-05-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP2009539260A (ja) * | 2006-05-31 | 2009-11-12 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | 集積回路のための分離構造、およびモジュール式の分離構造の形成方法 |
| JP2010522986A (ja) * | 2007-03-28 | 2010-07-08 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | 絶縁分離された集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5984572A (ja) * | 1982-11-08 | 1984-05-16 | Nec Corp | 半導体装置 |
-
1984
- 1984-06-15 JP JP59123233A patent/JPS613449A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5984572A (ja) * | 1982-11-08 | 1984-05-16 | Nec Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105922A (ja) * | 1989-09-19 | 1991-05-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP2009539260A (ja) * | 2006-05-31 | 2009-11-12 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | 集積回路のための分離構造、およびモジュール式の分離構造の形成方法 |
| JP2010522986A (ja) * | 2007-03-28 | 2010-07-08 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | 絶縁分離された集積回路装置 |
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