JPH03105922A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03105922A JPH03105922A JP24424389A JP24424389A JPH03105922A JP H03105922 A JPH03105922 A JP H03105922A JP 24424389 A JP24424389 A JP 24424389A JP 24424389 A JP24424389 A JP 24424389A JP H03105922 A JPH03105922 A JP H03105922A
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- JP
- Japan
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- type semiconductor
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000002955 isolation Methods 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000000605 extraction Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に間し、特に拡散抵抗素子を有
する半導体集積回路に関する。
する半導体集積回路に関する。
半導体基板がＰ型，埋込層がＮ＋型，抵抗拡散層がＰ型
の場合を例に第２図を参照して説明する。
の場合を例に第２図を参照して説明する。
第２図（ａ）は従来例を示すレイアウト図、第２図（ｂ
）は第２図（ａ）のＡ−Ａ線相当部で切断した半導体チ
ップの断面図である。
）は第２図（ａ）のＡ−Ａ線相当部で切断した半導体チ
ップの断面図である。
底面にＮ＋型埋込層を有し側面をフィールド酸化膜など
の分離絶縁層３で囲まれたＮ型半導体層７からなる抵抗
島にＰ型半導体層を選択的に拡散した構造を有している
が、Ｎ＋型埋込層８の高電位の取り方は信号配線５ａ−
１．５ａ−２と同層の電位設定配線５ｂを主たる電源線
から引き回し抵抗島に高電位コンタクト９ｂを置いて抵
抗島の埋込層を高電位に設定していた。これによりＮ＋
型埋込層８と抵抗層（６）又はＰ型Ｓｉ基板］に対して
逆バイアスとなりアイソレーションの役割を果たす。そ
れゆえに抵抗島には必ず高電位コンタクトを取り埋込層
を高電位にする必要がある。実際のマスクパターン上に
おいて抵抗島は多数個存在し全てに対して抵抗島内に高
電位コンタクトを置き電源線から埋込層の電位設定用に
配線を引き込んでいる。抵抗島と電源線との間に距離が
ありかつ多数の抵抗島がある時信号配線領域とは別に抵
抗島の高電位コンタクトに接続する為の埋込層の電位設
定用配線領域を確保したり、又引き回しが多い為配線が
煩雑になったりしていた。
の分離絶縁層３で囲まれたＮ型半導体層７からなる抵抗
島にＰ型半導体層を選択的に拡散した構造を有している
が、Ｎ＋型埋込層８の高電位の取り方は信号配線５ａ−
１．５ａ−２と同層の電位設定配線５ｂを主たる電源線
から引き回し抵抗島に高電位コンタクト９ｂを置いて抵
抗島の埋込層を高電位に設定していた。これによりＮ＋
型埋込層８と抵抗層（６）又はＰ型Ｓｉ基板］に対して
逆バイアスとなりアイソレーションの役割を果たす。そ
れゆえに抵抗島には必ず高電位コンタクトを取り埋込層
を高電位にする必要がある。実際のマスクパターン上に
おいて抵抗島は多数個存在し全てに対して抵抗島内に高
電位コンタクトを置き電源線から埋込層の電位設定用に
配線を引き込んでいる。抵抗島と電源線との間に距離が
ありかつ多数の抵抗島がある時信号配線領域とは別に抵
抗島の高電位コンタクトに接続する為の埋込層の電位設
定用配線領域を確保したり、又引き回しが多い為配線が
煩雑になったりしていた。
上述した従来の半導体集積回路における埋込層の高電位
の取り方は信号配線と抵抗島内の高電位コンタクトに接
続する為の電源線から引いた抵抗島の電位設定用配線と
が同一配線領域を使用する為配線が煩雑になりマスクパ
ターン設計が難しいという欠点があった。
の取り方は信号配線と抵抗島内の高電位コンタクトに接
続する為の電源線から引いた抵抗島の電位設定用配線と
が同一配線領域を使用する為配線が煩雑になりマスクパ
ターン設計が難しいという欠点があった。
本発明の目的は以上の欠点を解決し、分離絶縁層直下に
抵抗島の電位設定用の新たな配線層を形戒し抵抗島の埋
込層と接続することにより容易にマスクパターン設計が
出来る半導体集積回路を提供することにある。
抵抗島の電位設定用の新たな配線層を形戒し抵抗島の埋
込層と接続することにより容易にマスクパターン設計が
出来る半導体集積回路を提供することにある。
本発明の半導体集積回路は、底面に第工導電型高濃度埋
込層を有し側面を分離絶縁層で囲まれた第１導電型半導
体層を少なくとも一対有し、一方の前記第］．導電型半
導体層には第２導電型半導体層が選択的に設けられ、他
方の前記第１導電型半導体層にはその底面に第１導電型
高濃度埋込層から表面に達する第ｌ導電型のコンタクト
引出領域が設けられ、前記一対の第１導電型半導体層底
面の第１導電型高濃度埋込層間を連結する埋込配線層が
設けられているというものである。
込層を有し側面を分離絶縁層で囲まれた第１導電型半導
体層を少なくとも一対有し、一方の前記第］．導電型半
導体層には第２導電型半導体層が選択的に設けられ、他
方の前記第１導電型半導体層にはその底面に第１導電型
高濃度埋込層から表面に達する第ｌ導電型のコンタクト
引出領域が設けられ、前記一対の第１導電型半導体層底
面の第１導電型高濃度埋込層間を連結する埋込配線層が
設けられているというものである。
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例を示すレイアウト図、
第１図（ｂ）は第１図（ａ）の，ｌ−Ａ線相当部で切断
した半導体チップの断面図である。
第１図（ｂ）は第１図（ａ）の，ｌ−Ａ線相当部で切断
した半導体チップの断面図である。
この実施例は、底面にＮ＋型埋込層を有し側面を分離絶
縁層３で囲まれたＮ型半導体層を少なくとも一対有し、
一方のＮ型半導体層７−１にはＰ型半導体層６が選択的
に設けられ、他方のＮ型半導体層７−２にはその底面の
Ｎ＋型埋込層８−２から表面へ達するＮ＋型のコンタク
ト引出領域９ａが設けられ、前述の一対のＮ型半導体層
底面のＮ＋型埋込層８−１．８−２間を連結するＮ＋型
の埋込配線Ｍ１０が設けられているというものである。
縁層３で囲まれたＮ型半導体層を少なくとも一対有し、
一方のＮ型半導体層７−１にはＰ型半導体層６が選択的
に設けられ、他方のＮ型半導体層７−２にはその底面の
Ｎ＋型埋込層８−２から表面へ達するＮ＋型のコンタク
ト引出領域９ａが設けられ、前述の一対のＮ型半導体層
底面のＮ＋型埋込層８−１．８−２間を連結するＮ＋型
の埋込配線Ｍ１０が設けられているというものである。
５ａ−１．２ａ−２はＰ型半導体層６の両端部と接触し
ている信号配線、５ｂは高電位コンタクト９ｂを介して
コンタクト引出領域９ａと接触している電位設定配線で
ある。
ている信号配線、５ｂは高電位コンタクト９ｂを介して
コンタクト引出領域９ａと接触している電位設定配線で
ある。
埋込層の電位設定用のコンタクトを抵抗島から分離した
ので、抵抗島の面積を小さくできる。そうして、複数の
抵抗島からそれぞれ個別に電位設定配線へ接続する必要
はなく、埋込配線層同志で接続をとったのちいくつかに
まとめて電位設定配線へ接続すればよいので総合的には
面積を小さくできる。
ので、抵抗島の面積を小さくできる。そうして、複数の
抵抗島からそれぞれ個別に電位設定配線へ接続する必要
はなく、埋込配線層同志で接続をとったのちいくつかに
まとめて電位設定配線へ接続すればよいので総合的には
面積を小さくできる。
拡散抵抗素子に限らず、場合によっては縦型バイボーラ
トランジスタにも本発明を適用し得ることは明らかであ
る。
トランジスタにも本発明を適用し得ることは明らかであ
る。
以上説明したように本発明は、埋込層に連結した埋込配
線層を分離絶縁層下に設けて電位設定配線へ接続するこ
とにより、配線の自由度が増し、マスクパターン設計時
の信号配線の引き回しが容易となり、又、集積度を改善
できる効果がある。
線層を分離絶縁層下に設けて電位設定配線へ接続するこ
とにより、配線の自由度が増し、マスクパターン設計時
の信号配線の引き回しが容易となり、又、集積度を改善
できる効果がある。
第１図（ａ＞は本発明の一実施例を示すレイアウト図、
第ｌ図（ｂ）は第１図（ａ）のＡ−Ａ線相当部で切断し
た半導体チップの断面図、第２図（ａ）は従来例を示す
レイアウト図、第２図（ｂ）は第２図（ａ＞のＡ−Ａ線
相当部で切断した半導体チップの断面図である。 ■・・・Ｐ型シリコン基板、２・・・チャネルストッパ
、３・・・分離絶縁層、４・・・絶縁膜、５ａ−１５ａ
−２・・・信号配線、５ｂ・・・高電位設定配線、６・
・・Ｐ型半導体層（抵抗拡散層）、７．７−１７−２・
・・Ｎ型半導体層（エビタキシャル層）、８．８−１．
８−２−・・Ｎ＋型埋込層、９ａ川コンタクト引出領域
、９ｂ・・・高電位コンタクト、１０・・・埋込配線層
。
第ｌ図（ｂ）は第１図（ａ）のＡ−Ａ線相当部で切断し
た半導体チップの断面図、第２図（ａ）は従来例を示す
レイアウト図、第２図（ｂ）は第２図（ａ＞のＡ−Ａ線
相当部で切断した半導体チップの断面図である。 ■・・・Ｐ型シリコン基板、２・・・チャネルストッパ
、３・・・分離絶縁層、４・・・絶縁膜、５ａ−１５ａ
−２・・・信号配線、５ｂ・・・高電位設定配線、６・
・・Ｐ型半導体層（抵抗拡散層）、７．７−１７−２・
・・Ｎ型半導体層（エビタキシャル層）、８．８−１．
８−２−・・Ｎ＋型埋込層、９ａ川コンタクト引出領域
、９ｂ・・・高電位コンタクト、１０・・・埋込配線層
。
Claims (1)
- 底面に第１導電型高濃度埋込層を有し側面を分離絶縁層
で囲まれた第１導電型半導体層を少なくとも一対有し、
一方の前記第１導電型半導体層には第２導電型半導体層
が選択的に設けられ、他方の前記第１導電型半導体層に
はその底面に第１導電型高濃度埋込層から表面に達する
第１導電型のコンタクト引出領域が設けられ、前記一対
の第１導電型半導体層底面の第１導電型高濃度埋込層間
を連結する埋込配線層が設けられていることを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24424389A JPH03105922A (ja) | 1989-09-19 | 1989-09-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24424389A JPH03105922A (ja) | 1989-09-19 | 1989-09-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03105922A true JPH03105922A (ja) | 1991-05-02 |
Family
ID=17115865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24424389A Pending JPH03105922A (ja) | 1989-09-19 | 1989-09-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03105922A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143843A (en) * | 1981-01-27 | 1982-09-06 | Thomson Csf | Transistor structure and method of producing same |
| JPS613449A (ja) * | 1984-06-15 | 1986-01-09 | Nec Corp | 集積回路装置 |
-
1989
- 1989-09-19 JP JP24424389A patent/JPH03105922A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143843A (en) * | 1981-01-27 | 1982-09-06 | Thomson Csf | Transistor structure and method of producing same |
| JPS613449A (ja) * | 1984-06-15 | 1986-01-09 | Nec Corp | 集積回路装置 |
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