KR910008989B1 - 집적회로 마스터슬라이스 - Google Patents

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리차드 씨. 핸더슨
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휴우즈 에어크라프트 캄파니
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Abstract

내용 없음.

Description

[발명의 명칭]
집적회로 마스터슬라이스
[도면의 간단한 설명]
제1도는 본 발명에 따라 형성된 집적회로 마스터슬라이스의 일부를 도시한 평면도이다.
제2도 내지 제6도는 제1도의 선 2-2 내지 6-6을 따라 절취하여 마스터슬라이스 구조의 여러부분을 각각 도시한 단면도이다.
제7도는 가능한 금속화 메뉴(menu)를 도시한 제1도와 유사한 마스터슬라이스 부분의 평면도이다.
제8a도는 NAND 게이트를 얻기 위한 금속화 레이아웃을 도시한 마스터슬라이스 부분의 평면도이다.
제8b도는 제8a도의 레이아웃으로부터 생기는 회로의 개략 다이어그램이다.
제9도는 ROM셀을 제공하는 금속화 레이아웃을 도시한 마스터슬라이스 부분의 평면도이다.
[발명의 상세한 설명]
[발명의 배경]
[발명의 분야]
본 발명은 표준의 부분적 완성 패턴으로 처리되고 그 다음에 주문형(customized)회로로 완성될 수 있는 집적회로의 웨이퍼에 관한 것이다.
[종래기술의 설명]
집적회로용의 반도전성 웨이퍼는 전통적으로 바람직한 회로의 기판으로서 작용하는 물질의 브랭크(blank)웨이퍼로서 제공되었다. 개별적인 공정 스텝을 감소시키기 위해서, 게이트 어레이 웨이퍼가 유도되었다. 이 웨이퍼들은 표준 패턴으로 거의 완성상태로 처리 되는데, 이때 이 웨이퍼들을 주문 상호접속층을 완성하기 위해 미리 저장된다. 이 방법에서는, 설계가 완성되었을 때 집적회로를 제조하고 테스트하는데 비교적 짧은 기간만을 필요로 한다. 이 기술에 관한 참고문헌은 존 더블유. 리드(John W. Read)가 쓴 서적 ″게이트 어레이즈;, 설계 기술 및 응용(Gate Arrays: Design Techniques and Applications″, 맥그로우-힐(McGraw-Hill)(1985년 발행)이다.
전체적으로 주문형인 기하학 구조에 비교한 게이트 어레이의 결점중의 하나는 와이어용의 선정된 채널 및 트랜지스터 게이트용의 선정된 면적을 사용한다는 것인데, 이 방법은 웨이퍼 상의 공간 [″실면적(real estate)″]을 상당히 소모한다. 또한, 트랜지스터 게이트의 선정은 통상적으로 온-칩(on-chip) ROM 또는 RAM을 포함하는 것을 배제시킨다.
[발명의 요약]
종래 기술에 관련된 상술한 문제점에 감안하여, 본 발명의 목적은 트랜지스터의 인테그랄 씨(integral sea)와 결합하면서도 하부의 조밀한 트랜지스터 그리드에 접속된 조밀한 상호접속 배선(wiring) 그리드를 수용하는 집적회로 ″마스터슬라이스(masterslice)″, 또는 표준화된 웨이퍼를 제공하는 것이다.
다른 목적은 회로 형태가 유연성이 있어 웨이퍼 표면상의 어디에나 와이어, 게이트 또는 셀(cell)을 배치시킬 수 있게 하고 RAM 및 ROM셀을 용이하게 수용할 수 있는 이러한 집적회로 마스터슬라이스를 제공하는 것이다.
또다른 목적은 주문형 집적회로의 회로설계 유연성과 유사한 회로 설계 유연성을 가지면서도, 완제품 집적회로를 얻기 위해 게이트 어레이와 같이 단지 1 내지 3개의 주문 금속화 레벨을 필요로 하고, 또한 웨이퍼상의 소정의 트랜지스터가 원하는 대로 배선에 접속되거나 접속되지 않게 할 수 있는 이러한 집적회로 마스터슬라이스를 제공하는 것이다.
본 발명의 이 목적들과 그외의 다른 목적들은 절연 기판상에 형성되고, 기판을 따라 배치된 서로 간격을 두고 배치된 다수의 능동장치 컬럼(column)을 갖고 있는 집적회로 마스터슬라이스로 실현된다. 각각의 컬럼은 연속 쌍의 p-채널 전계효과 트랜지스터(FET)와 교호로 연속 쌍의 n-채널 FET와 결합되고, 각각의 FET는 표면금속화에 의해 억세스될 수 있는 게이트, 소오스 및 드레인 접촉부를 포함한다. 각각의 컬럼의 FET는 드레인/소오스 접촉부의 수가 컬럼 당 FET의 수보다 크지 않도록 이것들의 드레인 및 소오스 접촉부를 동일 컬럼상의 인접 FET에 분배한다. 즉, 이것은 실면적을 상당히 절약할 수 있게 한다. 여러개의 컬럼의 대응하는 FET접촉부는 컬럼을 가로 질러 연장되는 로우(row) 내에 배치되고, 소정의 드레인/소오스 접촉부는 교차-컬럼 표면 금속화용의 부수적인 공간을 제공하기 위해 생략될 수 있다. 인접 컬럼들내의 FET접촉부는 인접컬럼들 사이의 표면 금속화에 의해 게이트 분리를 제공되도록 배열된다.
특정 실시예에서, 각각의 컬럼은 기판상의 각각의 반도전성물질 층으로 구성되는데, 반도전성 층상에는 도전성 소오스 및 드레인 접촉부가 간격을 두고 배치되어 있다. 절연층은 소오스와 드레인 접촉부 사이로 연장되고, 다결정정성 반도전성 게이트는 절연층 내의 연속 소오스 및 드레인 접촉부 사이에 형성되고 절연층의 일부에 의해 반도전성 층으로부터 분리된다. 게이트 접촉부는 게이트 위에 형성된다. 즉, 모든 FET접촉부는 반도체/금속 합금으로 형성된다. 각각의 FET의 소오스 및 드레인 접촉부와 게이트 하부와 이들 사이에 있는 반도전성 층은 p-채널 장치의 극성에 따라서 도프(dope)된다.
본 발명은 회로의 초고 집적도를 달성하는 가능성을 제공한다. 예를들어, 1/2미크론 폭의 게이트 기하학적 구조에 의하여, 8mmx8.3mm의 어레이 면적은 300만개의 트랜지스터를 수용하게 된다. 그러므로, 본 발명은 집적회로를 포함하는 다수의 상이한 기존제품에 적용될 수 있다.
본 발명의 이 목적 및 특징과 그외의 다른 목적 및 특징들은 본 분야에 숙련된 기술자들이 첨부된 도면을 참조하여 다음의 양호한 실시예의 상세한 설명을 읽음으로서 이해할 수 있다.
[양호한 실시예의 상세한 설명]
먼저 제1도를 참조하면, 반도전성 아일랜드(island, 4)로 구성되는 다수의 병렬 컬럼이 절연기판(6) 상에 형성된 집적회로 마스터슬라이스(2)의 일부가 도시되어 있다. 마스터슬라이스의 작은 부분만이 도시되어 있지만, 유사한 패턴이 어레이 영역에 걸쳐서 반복된다. 컬럼은 실질적으로 도시된 길이의 약 500배로 연장될 수 있었고, 컬럼의 전체 수는 약 2000개 정도로 될 수 있었다. 마스터슬라이스 상에 형성된 여러장치의 예시적인 크기는 표준화된 거리 단위 A로 제공되는데, 이것은 전형적으로 약 0.25 또는 0.5 미크론 정도로 된다.
각각의 컬럼은 이것의 길이에 걸쳐 반복되는 표준 패턴을 갖고 있다. 이 패턴은 좌측에서부터 두번째 컬럼 내에 파선으로 표시되어 있다. 일련의 2개의 p-채널 FET는 상부의 굵은 파선 직사각형(8) 내에 포함되고, 일련의 2개의 n-채널 FET는 하부의 굵은 파선 직사각형(10)내에 포함된다. p-채널 직사각형(8)을 참조하면, FET접촉부는 위에서부터 시작하여, 소오스/드레인 접촉부(12), 게이트 접촉부(14), 소오스/드레인 접촉부(16), 게이트 접촉부(18), 및 소오스/드레인 접촉부(20)으로 구성된다. 2개의 FET들 사이의 구분은 소오스/드레인 접촉부(16)을 이등분하는 가는 파선(22)로 표시되어 있다. 상부 FET의 접촉부는 소오스/드레인 접촉부(12), 게이트 접촉부(14), 및 소오스/드레인 접촉부(16)으로 구성되고, 하부 p-채널 FET의 접촉부는 소오스/드레인 접촉부(16, 상부 FET와 공통), 게이트 접촉부(18), 및 접촉부(20)으로 구성된다. 그러므로, 2개의 p-채널 장치는 단일 소오스/드레인 접촉부(16)을 분할하여, 한 장치용의 소오스 접촉부와 다른 장치용의 드레인 접촉부를 제공한다. 모든 접촉부들은 회로 상호접속을 수행하기 위해서 표면금속화를 받아들이도록 노출되어 억세스될 수 있다.
n-채널 부분(10)의 구조는 p-채널(8)의 구조와 유사하나, 채널 도핑의 극성이 역으로 되어 있다. 상부 n-채널 FET는 소오스/드레인 접촉부(20)을 하부 p-채널 FET에 분할하고, 중간의 소오스/드레인 채널(24)는 2개의 n-채널장치에 의해 분할된다. 이와 마찬가지로, 하부 n-채널 FET는 이것의 하부 소오스/드레인 접촉부(26)을 바로 아래의 p-채널 장치(도시하지 않음)에 분할한다.
그러므로, 각각의 FET는 이것의 드레인 및 소오스 접촉부를 동일컬럼의 인접 FET에 분할한다. 또한 여러개의 컬럼이 한 컬럼의 게이트와 소오스/드레인 접촉부가 서로 유사하게 형성되는 것을 알 수 있다. 바람직한 경우에는, 교차-컬럼 표면 금속화용의 부수적인 공간을 제공하여, 소정의 응용을 위한 마스터슬라이스의 유연성을 증가시키기 위해, 약간의 드레인/소오스 접촉부가 생략될 수 있다.
마스터슬라이스는 CMOS 기술을 사용하여 형성되고, 긴 컬럼(4)는 물리적으로 분리되어 전기적으로 서로 분리된 에피택셜 아일랜드로 구성된다. 제2도에는 n-채널 FET의 구조와 인접 p-채널 장치와의 인터페이스를 나타내기 위해 한 컬럼을 따라 절취하여 도시한 단면도가 도시되어 있다. 기판(6)은 사파이어와 같은 절연체이다. 단일 결정 헤테로-에피택시(hetero-epitaxy) 반도전 층(26)은 절연체상에 성장된다. 실리콘, 게르마늄 또는 비소화 갈륨과 같은 여러가지 반도전성 물질이 사용될 수 있다. 절연 물질 층(28)은 이산화실리콘, 질화실리콘, 또는 그외의 다른 적합한 절연체로 반도전성층(26)의 상부에 형성된다. 층(26 및 28)의 각각의 두께는 전형적으로 약 0.12 내지 0.6미크론 정도이다.
2개의 소오스/드레인 접촉부(20, 24)는 하부 반도체 층(26)과 접촉하도록 절연층(28)내로 리세스(recess)된다. 소오스/드레인 접촉부는 규소화물과 같은 반도체/금속합금으로 형성되어, 마스터슬라이스의 표면상에 피착된 금속층이 접촉부와의 확실한 기계적 및 전기적 접속을 설정하도록 금속화된다. 접촉부는 두께가 전형적으로 약 0.1 미크론이다.
게이트 어셈블리(30)은 2개의 소오스/드레인 접촉부(20, 24) 사이의 절연층(28)내에 형성된다. 게이트 어셈블리는 인-도프 폴리실리콘과 같은 다결정성 반도전성 물질 몸체(32)로 구성되어 소오스/드레인 접촉부와 유사한 얇은 반도체/금속 합금 접촉부(34)에 의해 덮혀진다. 게이트 어셈블리는 양호하게 우선 폴리실리콘이 절연산화물에 의해 둘러 싸이고, 그 다음 산화물이 상부 부분이 폴리실리콘을 노출시키기 위해 선택적으로 제거된 다음, 폴리실리콘의 상부 부분을 규산화 시키는 표면 프래너(planer)방법에 의해 형성된다. 이것은 나중의 표면 금속화가 게이트 절연물질 사이에서 아래로 유동하지 못하게 하기 위해 절연층이 게이트 구조물에 대향하여 바로 인접한 구조물을 발생시킨다.
게이트(32)는 어피택셜 아일랜드(26)으로 하향 연장되지 않고 전형적으로 약 0.01-0.02미크론 두께 정도로 얇은 절연 물질층(28)에 의해 이로부터 분리되어, 통상적인 절연 게이트 기능을 제공한다.
에피택셜층(26)은 바람직한 장치를 실행하기 위해 도프된다. n-채널 FET의 경우에, 에피택시는 게이트 바로 밑(p-)를 제외하고는 n+도프 된다. 소오스/드레인 접촉부(20)의 중간부로부터 시작하여 우측으로는 에피택시가 P+도프되어, p-채널 장치의 시작을 나타낸다. 이것은 또한 인접 n-채널 및 p-채널 장치용의 소오스 또는 드레인 접촉부로서 작용할 때의 접촉부(20)의 2중 역할을 나타낸다.
제3도는 p-채널 장치와 소오스/드레인 접촉부(20) 아래의 n-채널장치와의 인터페이스를 단면도로 도시한 것이다. 이것의 구조는 제2도에 도시한 n-채널 장치와 본질적으로 유사하나, 에피택셜층(26)의 도핑 극성이 역으로 되어 있다. 소오스/드레인 접촉부(16) 및 게이트 접촉부(18)은 제1도에 도시한 것에 대응한다.
접촉부들 사이의 위치, 소오스/드레인 접촉부, 및 게이트에서의 컬럼의 단면도는 제4도, 제5도 및 제6도에 각각 도시되어 있다. 각각의 경우에, 인접 컬럼들 사이에는 갭이 있고 절연 기판(6)에 의해서만 연결된다는 것을 알 수 있다. 이것은 전기적으로 컬럼들을 서로분리시킨다.
제7도는 여러 소자들을 상호접속시키기 위해 마스터슬라이스 위로 유동될 수 있는 허용가능한 금속화 패턴의 메뉴를 도시한 것이다.
2개의 우측 컬럼에 대한 금속화 부분(36)은 컬럼 접촉부에 접속되거나 접속되지 않는 컬럼의 교차 상태, 및 컬럼의 상향 또는 하향으로의 금속화 부분 연장상태를 도시한 것이다. 2개의 좌측 컬럼에 대한 금속화 메뉴(38)은 절연 산화물 층에 의해 분리되는 2개의 금속화 층에 의해 형성된 메쉬(mesh)형태로 되어 있다. 상부 금속화 층으로부터 하부 마스터슬라이스까지의 접속은 개입 절연층을 통하여 금속화된 개구 또는 비아(via, 40)에 의해 실행된다.
제8a도 및 제8b도는 마스터슬라이스 상이 2입력 NAND게이트의 구조, 및 이것의 대응하는 개략 다이어그램을 각각 도시한 것이다. 금속화 부분(42)는 정(+) 전압 VDD에 좌측 및 우측 컬럼의 상부 소오스/드레인 접촉부(46, 48)과 함께 중간 컬럼의 상부 p-채널 게이트(44)를 상호접속시킨다. p-채널 게이트에의 이 일정한 정(+)전압(전형적으로 +5볼트)는 관련된 FET를 오프시키어, 컬럼상의 p-채널 장치와 이것의 바로 아래의 n-채널장치 사이의 게이트 분리를 제공한다. 이와 동시에, VDD는 소오스/드레인 접촉부(46 및 48)과 관련된 p-채널장치의 소오스에 고정기준전압을 제공한다.
NAND게이트는 금속화 부분(42) 바로 아래의 3개의 컬럼내의 금속화 부분(50, 52 및 54)에 의해 형성된다. 장치 바로 아래의 좌측 및 우측 컬럼에 대한 게이트 분리, 및 중간 컬럼 FET의 드레인에 대한 고정된 접지 기준은 접지된 금속화 부분(56)에 의해 제공된다. 이것은 n-채널 NAND게이트 바로 아래의 좌측 및 우측 컬럼의 n-채널 게이트를 중간 컬럼의 개입 소오스/드레인 접촉부와 접촉시킨다. n-채널 게이트를 접지시키려면 바람직한 게이트 분리를 제공하기 위해 이들의 각각의 FET를 오프상태로 유지시키게 된다.
ROM셀에 본 발명을 적용한 상태는 제9도에 도시되어 있다. ″저″와이어 금속화 부분(58)은 로우내의 모든 다른 p-채널 게이트를 접속시키기 위해서 컬럼을 가로질러 연장되고, ″고″와이어 금속화 부분(60)은 개입 컬럼의 모든 다른 n-채널 게이트를 접속시키기 위해서 동일 컬럼을 가로질러 연장된다. VDD금속화 부분(62)는 각각의 ″저″p-채널 게이트 접촉부 바로 위의 소오스/드레인 접촉부에 전압을 인가하고, ″저″접촉부들 사이내의 p-채널 게이트 접촉부에 전압을 인가한다. 접지된 금속화 부분(64)는 각각의 ″고″ n-채널 게이트 접촉부의 바로 아래의 소오스/드레인 접촉부상과 ″고″접촉부들 사이의 n-채널 게이트 접촉부 상에 접지 전위를 배치시킨다. 셀은 n-채널 및 p-채널 로우 선택 라인을 펄스화시킴으로써 동작한다. 1(VDD) 또는 제로(접지)는 컬럼 선택회로(도시하지 않음)에 의해 컬럼에 인가된 신호에 따라, ″저″ 및 ″고″라인 사이의 중앙 노드(node, 66)상에 나타나게 된다. 소형 ROM 셀이 도시되어 있으나, RAM 셀도 마스터슬라이스 상에 용이하게 레이아웃(layout)될 수 있다. RAM 및 ROM셀은 동일한 ″플로우 플랜(floor plan)″상에서 용이하게 실행될 수 있다.
마스터슬라이스의 다른 장점은 비아(via) 자체에 의해 점유된 면적 이외에는, 부수적인 실면적이 금속화 비아에 필요없다는 것이다. 소정의 종래의 기술에서는, 각각의 비아를 위해 큰 면적의 영역이 제공되어야 했다. 본 발명에서는, 규소화된 접촉부를 사용하고 게이트에 직접 대향하게 절연층을 접착시킴으로써 금속이 게이트 측의 아래로 유동하지 못하게 하므로, 이것이 필요없다.
지금까지 새로운 집적회로 마스터슬라이스에 대하여 도시하고 설명하였다. 본 분야에 숙련된 기술자들은 다수의 병형 및 선택적인 실시예를 발생시킬 수 있기 때문에 본 발명은 첨부된 특허청구 범위에 의해서만 제한된다.

Claims (12)

  1. 절연 기판, 및 각각의 기판상에 형성된 서로 간격을 두고 배치된 다수의 능동장치 컬럼으로 구성되고, 각각의 컬럼이 연속쌍의 p-채널 전계 효과 트랜지스터(FET)와 교호로 연속 쌍의 n-채널 FET를 형성하고 있으며, 각각의 FET가 표면 금속화에 의해 억세스될 수 있는 게이트, 소오스 및 드레인 접촉부를 포함하는 것을 특징으로 하는 집적회로 마스터슬라이스.
  2. 제1항에 있어서, 각각의 컬럼의 FET가 동일 컬럼의 인접 FET에 이것들의 드레인 및 소오스 접촉부를 분할하는 것을 특징으로 하는 집적회로 마스터슬라이스.
  3. 제2항에 있어서, 소정의 드레인/소오스 접촉부가 교차-컬럼 표면 금속화를 위한 부수적인 공간을 제공하기 위해 생략되는 것을 특징으로 하는 집적회로 마스터슬라이스.
  4. 제2항에 있어서, 드레인/소오스 접촉부의 수가 컬럼당 FET의 수보다 크지 않은 것을 특징으로 하는 집적회로 마스터슬라이스.
  5. 제1항에 있어서, 인접 컬럼내의 FET 접촉부들이 인접 컬럼들 사이의 표면 금속화에 의해 게이트 분리를 제공하도록 배열되는 것을 특징으로 하는 집적회로 마스터슬라이스.
  6. 제1항에 있어서, 여러 컬럼들의 대응하는 FET접촉부들이 컬럼을 가로 질러 연장되는 로우내에 배치되는 것을 특징으로 하는 집적회로 마스터슬라이스.
  7. 제1항에 있어서, 컬럼이 반도전성 층상의 도전성 소오스 및 드레인 접촉부와 간격을 두고 기판상에 배치된 각각의 반도전성 물질층, 소오스와 드레인 접촉부 사이의 절연층, 연속 소오스 및 드레인 접촉부들 사이에서 절연층내에 형성되고 절연층의 일부에 의해 반도전성 층에서부터 분리된 다결정성 반도전성 게이트, 및 게이트상의 게이트 접촉부로 구성되고, 각각의 FET의 소오스 및 드레인 접촉부와 게이트 아래와 이들 사이에 있는 반도전성 층이 각각의 FET의 극성에 따라 도프되는 것을 특징으로 하는 집적회로 마스터슬라이스.
  8. 제7항에 있어서, FET접촉부가 반도체/금속 합금으로 형성되는 것을 특징으로 하는 집적회로 마스터슬라이스.
  9. 제7항에 있어서, 절연층이 표면 금속화 부분이 게이트와 절연 영역 사이에서 하향 유동하지 못하게 하기 위해 게이트에 대향하여 바로 인접하는 것을 특징으로 하는 집적회로 마스터슬라이스.
  10. 절연기판, 병렬컬럼으로 기판상에 형성되고, 기판에 의해 서로 전기적으로 분리되며, 길이를 따라 교호하는 p 및 n도프 부분을 갖고 있는 다수의 반도전성 아일랜드, 아일랜드 p-n 접합부 위에 스트래들(straddle)되어 있고, 각각의 연속 쌍의 p-n접합부들 사이의 아일랜드 위에 있는, 금속/반도체 합금으로 형성된 각각의 소오스/드레인 접촉부, 상기 소오스/드레인 접촉부들 사이의 각각의 아일랜드 위에 있는 절연층, 각각의 연속 쌍의 소오스/드레인 접촉부들 사이의 절연층 내에 있고, 절연물질의 얇은 부분에 의해 하부 아일랜드로부터 간격을 두고 배치된 각각의 다결정성 반도전성 게이트, 및 게이트 상의 각각의 금속/반도체 합금 접촉부로 구성되고, 게이트 바로 아래의 아일랜드 부분이 인접 아일랜드 물질의 극성 반대 부분에 도피되어, 연속 쌍의 p-채널 전계 효과 트랜지스터(FET)들이 연속 쌍의 n-채널 FET와 교호로 아일랜드를 따라 형성되고, 아일랜드 접촉부가 인접 FET용의 공통 소오스/드레인 접촉부를 제공하는 것을 특징으로 하는 집적회로 마스터슬라이스.
  11. 제10항에 있어서, 아일랜드가 컬럼으로 배열되고 로우내의 여러 아일랜드 배열의 대응 소자와 서로 거의 유사한 것을 특징으로 하는 집적회로 마스터슬라이스.
  12. 제10항에 있어서, FET가 한 아일랜드 상의 게이트 접촉부와 인접 아일랜드상의 소오스/드레인 접촉부 사이에 표면 금속화 부분을 제공하기 위해 이것들의 각각의 아일랜드상에 배열되어, 전압 신호가 하나의 아일랜드에 게이트 분리를 제공하고 인접 아일랜드에 기준전압을 제공하기 위해 금속화 부분에 인가될 수 있는 것을 특징으로 하는 집적회로 마스터슬라이스.
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