JPH01173741A - 半導体装置 - Google Patents
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- JPH01173741A JPH01173741A JP63291129A JP29112988A JPH01173741A JP H01173741 A JPH01173741 A JP H01173741A JP 63291129 A JP63291129 A JP 63291129A JP 29112988 A JP29112988 A JP 29112988A JP H01173741 A JPH01173741 A JP H01173741A
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- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、異なったドーピングを施された拡散領域を相
互接続する、導体で充填したトレンチに関する。
互接続する、導体で充填したトレンチに関する。
Ｂ、従来技術
相補型金属酸化膜シリコン（０ＭＯ８）法では、Ｎ型Ｆ
ＥＴとＰ型ＦＥＴのゲート電極が相互接続される。した
がって、ある印加電圧で、一方のデバイスが常にオフと
なる。このような構成では、不必要な接地電流路が豊富
にあるＮＭＯ８（すなわち、Ｎ型ＦＥＴのみ）法に比べ
て、多大な電力節約が得られる。
ＥＴとＰ型ＦＥＴのゲート電極が相互接続される。した
がって、ある印加電圧で、一方のデバイスが常にオフと
なる。このような構成では、不必要な接地電流路が豊富
にあるＮＭＯ８（すなわち、Ｎ型ＦＥＴのみ）法に比べ
て、多大な電力節約が得られる。
ある種の０Ｍ０８回路では、Ｎ型ソース／ドレイン拡散
領域の一つをＰ型ソース／ドレイン拡散領域の一つに相
互接続することも必要である。このような回路の１例が
、第３図（従来技術）に示した通常の６デバイス式静的
ランダム・アクセス・メモリ（ＳＲＡＭ）セルである。
領域の一つをＰ型ソース／ドレイン拡散領域の一つに相
互接続することも必要である。このような回路の１例が
、第３図（従来技術）に示した通常の６デバイス式静的
ランダム・アクセス・メモリ（ＳＲＡＭ）セルである。
第１図では、斜線をつけたボックスでＰ型トランジスタ
を示し、中空のボックスでＮ型トランジスタを示す。Ｎ
型トランジスタ１０及び１２は、Ｎ型デバイス１４及び
１８とＰ型デバイス１６及び２０から構成される４デバ
イス式ラッチによって画定されるメモリ・セルにアクセ
スする曇きをする。トランジスタ１４のＮ型ドレイン拡
散領域とトランジスタ１６のＰ型ドレイン拡散領域の間
のＮ１での相互接続、及びトランジスタ１８のＮ型ドレ
イン拡散領域とトランジスタ２０のＰ型ドレイン拡散領
域の間のＮ２での相互接続が問題となる。
を示し、中空のボックスでＮ型トランジスタを示す。Ｎ
型トランジスタ１０及び１２は、Ｎ型デバイス１４及び
１８とＰ型デバイス１６及び２０から構成される４デバ
イス式ラッチによって画定されるメモリ・セルにアクセ
スする曇きをする。トランジスタ１４のＮ型ドレイン拡
散領域とトランジスタ１６のＰ型ドレイン拡散領域の間
のＮ１での相互接続、及びトランジスタ１８のＮ型ドレ
イン拡散領域とトランジスタ２０のＰ型ドレイン拡散領
域の間のＮ２での相互接続が問題となる。
通常、これらの拡散領域の相互接続は、不動態層中に形
成したヴアイアを通して金属の層を付着させ、問題の拡
散領域に結合させることによって、実現される。１９８
７年４月２８日付けでオチイに授与され、東芝に譲渡さ
れた「半導体デバイス製造法（Ｍｅｔｈｏｄ ｏｆ Ｍ
ａｎｕｒａｃｔｕｒｉｎｇ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒＤｅｖｉｃｅ） Ｊと題する、米国特許第４６６１２
０２号明細書の第１図及び第２図に、そのような相互接
続の例が示されている。上記の特許は、また、Ｎ型デバ
イスとＰ型デバイスを互いに分離するために誘電体で充
填したトレンチも開示している。
成したヴアイアを通して金属の層を付着させ、問題の拡
散領域に結合させることによって、実現される。１９８
７年４月２８日付けでオチイに授与され、東芝に譲渡さ
れた「半導体デバイス製造法（Ｍｅｔｈｏｄ ｏｆ Ｍ
ａｎｕｒａｃｔｕｒｉｎｇ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒＤｅｖｉｃｅ） Ｊと題する、米国特許第４６６１２
０２号明細書の第１図及び第２図に、そのような相互接
続の例が示されている。上記の特許は、また、Ｎ型デバ
イスとＰ型デバイスを互いに分離するために誘電体で充
填したトレンチも開示している。
ただし、この通常の相互接続法は、第１図のＳＲＡＭセ
ルのような回路に適用する場合、欠点がある。この場合
には、密度が最大になるように、回路を設計しなければ
ならない。従来技術の金属相互接続法を使用する場合、
金属層が、（ａ）ノードＮ１及びＮ２で拡散領域相互間
の相互接続、（ｂ）ノードＮ１とデバイス１８及び２０
のゲートとの間の相互接続、（Ｃ）ノードＮ２とデバイ
ス１４及び１６のゲートとの間の相互接続、（ｄ）金属
ビット線、（ｅ）ＶＨ及びＶＧ用の電源電圧接点を実現
しなければならない。レイアウト・モデル作成から、メ
モリ・セルの密度をあまり低下させずに、上記の相互接
続要件のすべてを同時に清たすように、金属層を画定す
るのは不可能なことが判明した。
ルのような回路に適用する場合、欠点がある。この場合
には、密度が最大になるように、回路を設計しなければ
ならない。従来技術の金属相互接続法を使用する場合、
金属層が、（ａ）ノードＮ１及びＮ２で拡散領域相互間
の相互接続、（ｂ）ノードＮ１とデバイス１８及び２０
のゲートとの間の相互接続、（Ｃ）ノードＮ２とデバイ
ス１４及び１６のゲートとの間の相互接続、（ｄ）金属
ビット線、（ｅ）ＶＨ及びＶＧ用の電源電圧接点を実現
しなければならない。レイアウト・モデル作成から、メ
モリ・セルの密度をあまり低下させずに、上記の相互接
続要件のすべてを同時に清たすように、金属層を画定す
るのは不可能なことが判明した。
これらの相互接続機能のうちのどれを別の導電構造に分
担させるかを考えると、相互接続しようとする構造と同
じ高さの表面上にある構造を使用するのが有利になる。
担させるかを考えると、相互接続しようとする構造と同
じ高さの表面上にある構造を使用するのが有利になる。
たとえば、通常、ゲートを画定するポリシリコン層と同
じポリシリコン層によって、ＣＭＯＳゲート電極を相互
接続する。上記の相互接続機能（ｂ） ないしくｅ）で
は、ある表面高さの構造と別の表面高さの構造の間の相
互接続が必要となるので、拡散領域と同じ高さの表面上
（すなわち基板の真下）にある導電構造を利用して、相
互接続要件（ａ）を満たすのが有利である。中間にある
分離構造によって通常実施されるラッチ・アップ予防策
（たとえば、上記のオチイの特許を参照されたい）に影
響しないように、拡散領域を相互接続しなければならな
い◎ドープ。
じポリシリコン層によって、ＣＭＯＳゲート電極を相互
接続する。上記の相互接続機能（ｂ） ないしくｅ）で
は、ある表面高さの構造と別の表面高さの構造の間の相
互接続が必要となるので、拡散領域と同じ高さの表面上
（すなわち基板の真下）にある導電構造を利用して、相
互接続要件（ａ）を満たすのが有利である。中間にある
分離構造によって通常実施されるラッチ・アップ予防策
（たとえば、上記のオチイの特許を参照されたい）に影
響しないように、拡散領域を相互接続しなければならな
い◎ドープ。
シリコン領域を単に組み込んで、拡散領域を互いに結合
させる場合、得られるソース／ドレイン領域と基板また
はＮ型ウェルの間の接続が滴定できないものになる。
させる場合、得られるソース／ドレイン領域と基板また
はＮ型ウェルの間の接続が滴定できないものになる。
したがって、当技術分野では、回路性能を劣化させずに
、Ｎ型拡散領域とＰ型拡散領域を相互接続する構造の必
要性が増してきた。
、Ｎ型拡散領域とＰ型拡散領域を相互接続する構造の必
要性が増してきた。
Ｃ０発明が解決しようとする問題点
本発明の目的は、拡散領域と同じ表面高さの導電構造を
使用して、Ｎ型拡散領域とＰ型拡散領域を相互接続する
手段を提供することにある。
使用して、Ｎ型拡散領域とＰ型拡散領域を相互接続する
手段を提供することにある。
本発明のもう一つの目的は、得られる回路の性能特性が
劣化しない、表面上拡散相互接続手段を提供することに
ある。
劣化しない、表面上拡散相互接続手段を提供することに
ある。
本発明のさらにもう一つの目的は、０Ｍ０８回路のレイ
アウト密度が最大になる、拡散相互接続手段を提供する
ことにある。
アウト密度が最大になる、拡散相互接続手段を提供する
ことにある。
００間口点を解決するための手段
本発明の上記及びその他の目的は、Ｎ型拡散領域をＰ型
拡散領域に結合する表面下の相互接続手段によって実現
される。相互接続手段は、両拡散領域間に配置された導
体充填トレンチから構成される。トレンチの両側壁部及
び底部に、薄い誘電体層がある。トレンチ内部の導体が
、拡散領域と接触している。トレンチは寄生ソース領域
（すなわち、結合した拡散領域）に短絡する寄生ゲート
を生じるので、拡散領域相互間での寄生デバイスの形成
が抑制される。したがって、このトレンチは、通常のト
レンチ分離構造よりも浅くてよい。
拡散領域に結合する表面下の相互接続手段によって実現
される。相互接続手段は、両拡散領域間に配置された導
体充填トレンチから構成される。トレンチの両側壁部及
び底部に、薄い誘電体層がある。トレンチ内部の導体が
、拡散領域と接触している。トレンチは寄生ソース領域
（すなわち、結合した拡散領域）に短絡する寄生ゲート
を生じるので、拡散領域相互間での寄生デバイスの形成
が抑制される。したがって、このトレンチは、通常のト
レンチ分離構造よりも浅くてよい。
さらに、このトレンチは、次に付着される金属層のため
の、結合した拡散領域への拡大された接触区域を与える
。
の、結合した拡散領域への拡大された接触区域を与える
。
Ｅ、実施例
第１図は、Ｐ型デバイス５０及びＮ型デバイス６０を、
１１に形成させた基板７０を示す。基板７０は、＜１０
０＞方向に配向したＰ十型単結晶ンリコンである。基板
７０上にＰ−型エピタキシャル・シリコン層７２を成長
させ、通常のマスキング法及び注入法によりエピタキシ
ャル層７２の一部中にＮ型ウェル７４を画定する。図に
は一つのＮ型ウェルを含む０ＭＯ８基板が示しであるが
、本発明は「ツイン・タブ（２槽式）」（すなわち、別
々にＮ型ウェルとＰ型ウェルがある）の０ＭＯ８基板ま
たはＰ型ウェルを含むＣＭＯ８基板上でも実施できる。
１１に形成させた基板７０を示す。基板７０は、＜１０
０＞方向に配向したＰ十型単結晶ンリコンである。基板
７０上にＰ−型エピタキシャル・シリコン層７２を成長
させ、通常のマスキング法及び注入法によりエピタキシ
ャル層７２の一部中にＮ型ウェル７４を画定する。図に
は一つのＮ型ウェルを含む０ＭＯ８基板が示しであるが
、本発明は「ツイン・タブ（２槽式）」（すなわち、別
々にＮ型ウェルとＰ型ウェルがある）の０ＭＯ８基板ま
たはＰ型ウェルを含むＣＭＯ８基板上でも実施できる。
Ｎ型ウェル７４内に、Ｐ型デバイス５０が形成される。
これは、Ｐ十型ソース／ドレイン拡散領域５２．５４と
デバイスのチャンネル領域を制御するために拡散領域５
２．５４相互間の基板の部分の上方に配置されたゲート
電極５６とから構成される。同様に、Ｎ型トランジスタ
６０は、Ｎ生型ソース／ドレイン拡散領域６２．６４な
らびに、このデバイスのチャンネル領域を制御するゲー
ト電極６６から構成される。２個のトランジスタのゲー
ト電極５６．６６は、当該ゲート誘電体上に配置された
同じ導電材料（たとえば、ドープしたポリシリコン、タ
ングステンなどの耐火金属、ケイ化タングステンなどの
耐火金属ケイ化物）から形成される。導体は、両電極間
で連続していて、したがってその間の電気的結合を実現
する。基板上に不動態層８０（たとえば、ホウリンケイ
酸ガラスやホウケイ酸ガラスなどのドープしたガラス、
またはポリイミドなどの有機樹脂）を被覆し、不動態層
上に金属の層（図示せず）を付着させて、不動態層中に
食刻したヴアイア（図示せず）を通して接点を設ける。
デバイスのチャンネル領域を制御するために拡散領域５
２．５４相互間の基板の部分の上方に配置されたゲート
電極５６とから構成される。同様に、Ｎ型トランジスタ
６０は、Ｎ生型ソース／ドレイン拡散領域６２．６４な
らびに、このデバイスのチャンネル領域を制御するゲー
ト電極６６から構成される。２個のトランジスタのゲー
ト電極５６．６６は、当該ゲート誘電体上に配置された
同じ導電材料（たとえば、ドープしたポリシリコン、タ
ングステンなどの耐火金属、ケイ化タングステンなどの
耐火金属ケイ化物）から形成される。導体は、両電極間
で連続していて、したがってその間の電気的結合を実現
する。基板上に不動態層８０（たとえば、ホウリンケイ
酸ガラスやホウケイ酸ガラスなどのドープしたガラス、
またはポリイミドなどの有機樹脂）を被覆し、不動態層
上に金属の層（図示せず）を付着させて、不動態層中に
食刻したヴアイア（図示せず）を通して接点を設ける。
特に関係があるのは、Ｐ十拡散領域５４とＮ＋拡散領域
６２の間に配置された充填トレンチ１００である。トレ
ンチ内に配置された導電層１２０が、拡散領域５４及び
６２を互いに電気的に結合する。薄い誘電体構造１１０
により、導体１２０が（上記にリストした導電材料のど
れから構成されるものでもよいが、Ｐ型ドープ・ポリシ
リコンが好ましい）基板７０から絶縁される。
６２の間に配置された充填トレンチ１００である。トレ
ンチ内に配置された導電層１２０が、拡散領域５４及び
６２を互いに電気的に結合する。薄い誘電体構造１１０
により、導体１２０が（上記にリストした導電材料のど
れから構成されるものでもよいが、Ｐ型ドープ・ポリシ
リコンが好ましい）基板７０から絶縁される。
拡散領域とポリ充填トレンチ間の電気的結合は、導電領
域がもたらす。これらの導電領域は、基板表面に導電層
を付着させて食刻し、または柱状結晶粒の成長を促進す
る条件下で（チタンなどの）耐火金属届を付着させ、焼
結してケイ化チタンを形成させることにより、形成でき
る◇しかし）好ましい方法は、エピタキシャル・シリコ
ンが露出シリコン領域上にだけ選択的に成長し）他の誘
電体領域は覆わずに側方に延びて薄い誘電体領域１１０
だけを覆うような条件（Ｓ ｉ ＣＱ２Ｈ２＋ＨＣＱ１
温度８８０’Ｃ，気圧４０トル）に基板をさらし、チタ
ンなどの耐火金属を（３９０°Ｃで）付着させ、焼結し
て、誘電体領域１１０上方に架橋して架橋接点７６Ａと
なるケイ化物を形成すると同時に、ゲート電極、ソース
電極、ドレイン電極上にケイ化物領域７６Ｂを設けるこ
とによってこれらの電極の導電性を増大させるように、
導電領域を形成する方法である。
域がもたらす。これらの導電領域は、基板表面に導電層
を付着させて食刻し、または柱状結晶粒の成長を促進す
る条件下で（チタンなどの）耐火金属届を付着させ、焼
結してケイ化チタンを形成させることにより、形成でき
る◇しかし）好ましい方法は、エピタキシャル・シリコ
ンが露出シリコン領域上にだけ選択的に成長し）他の誘
電体領域は覆わずに側方に延びて薄い誘電体領域１１０
だけを覆うような条件（Ｓ ｉ ＣＱ２Ｈ２＋ＨＣＱ１
温度８８０’Ｃ，気圧４０トル）に基板をさらし、チタ
ンなどの耐火金属を（３９０°Ｃで）付着させ、焼結し
て、誘電体領域１１０上方に架橋して架橋接点７６Ａと
なるケイ化物を形成すると同時に、ゲート電極、ソース
電極、ドレイン電極上にケイ化物領域７６Ｂを設けるこ
とによってこれらの電極の導電性を増大させるように、
導電領域を形成する方法である。
トレンチは、その側壁部上に配置された絶縁体１１０の
通常の厚さよりもはるかに薄い誘電体構造を有する。誘
電体構造は、酸化シリコン、窒化シリコン、酸窒化シリ
コン、またはそれらの組合せで作成できる。一般に、誘
電体は、厚さが最大で２００人程度である。これは、一
般に絶縁分離に通常使用する誘電体層よりもはるかに薄
い。その理由については、以下で説明する。酸化シリコ
ン（４０人）と窒化シリコン（７０人）から成る二重層
構造が、充分な誘電体構造を与えることが判明している
。
通常の厚さよりもはるかに薄い誘電体構造を有する。誘
電体構造は、酸化シリコン、窒化シリコン、酸窒化シリ
コン、またはそれらの組合せで作成できる。一般に、誘
電体は、厚さが最大で２００人程度である。これは、一
般に絶縁分離に通常使用する誘電体層よりもはるかに薄
い。その理由については、以下で説明する。酸化シリコ
ン（４０人）と窒化シリコン（７０人）から成る二重層
構造が、充分な誘電体構造を与えることが判明している
。
導体充填トレンチは、トランジスタの拡散領域に導体を
電気的に結合させて記憶キャパシタ構造を作成する、動
的ランダム・アクセス・メモリ（ＤＲＡＭ）の適用例で
使用されてきた。ルー（Ｌｕ）等の論文ｒＳＰＴセルー
ダイナミックＲＡＭ用の新式基板プレート・トレンチ・
セル（ＴｈｅＳＰＴ Ｃｅ１ｌ −Ａ Ｎｅｗ ５ｕｂ
ｓｔｒａｔｅ−Ｐｌａｔｅ Ｔｒｅｎｃｈ Ｃｅ１ｌＦ
ｏｒ ＤＲＡＭＳ） Ｊ Ｉ Ｓ Ｓ ＣＣ技術論文要
旨（Ｄｉｇｅｓｔｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅ
ｒｓ） 、１９８７年を参照されたい。さらに、隣接す
るＮ型デバイスとＰ型デバイスの間の絶縁分離を行なう
ため厚い（最大５０００人）誘電体層を側壁上に配置さ
せ、未ドープのポリシリコンで充填したトレンチが知ら
れている。１９８７年３月３日イ寸けてロキン（Ｌｏｑ
ｕｉｎ）等に授与され、ＡＴ＆Ｔに譲渡された「ラッチ
アップ防止用ＣＭＯＳデバイス（Ｌａｔｃｈｕｐ−Ｐｒ
ｅｖｅｎｔｉｎｇＣＭＯＳ Ｄｅｗ ｉｃｅ ） Ｊと
題する米国特許第４６４７９５７号明細書を参照された
い。
電気的に結合させて記憶キャパシタ構造を作成する、動
的ランダム・アクセス・メモリ（ＤＲＡＭ）の適用例で
使用されてきた。ルー（Ｌｕ）等の論文ｒＳＰＴセルー
ダイナミックＲＡＭ用の新式基板プレート・トレンチ・
セル（ＴｈｅＳＰＴ Ｃｅ１ｌ −Ａ Ｎｅｗ ５ｕｂ
ｓｔｒａｔｅ−Ｐｌａｔｅ Ｔｒｅｎｃｈ Ｃｅ１ｌＦ
ｏｒ ＤＲＡＭＳ） Ｊ Ｉ Ｓ Ｓ ＣＣ技術論文要
旨（Ｄｉｇｅｓｔｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅ
ｒｓ） 、１９８７年を参照されたい。さらに、隣接す
るＮ型デバイスとＰ型デバイスの間の絶縁分離を行なう
ため厚い（最大５０００人）誘電体層を側壁上に配置さ
せ、未ドープのポリシリコンで充填したトレンチが知ら
れている。１９８７年３月３日イ寸けてロキン（Ｌｏｑ
ｕｉｎ）等に授与され、ＡＴ＆Ｔに譲渡された「ラッチ
アップ防止用ＣＭＯＳデバイス（Ｌａｔｃｈｕｐ−Ｐｒ
ｅｖｅｎｔｉｎｇＣＭＯＳ Ｄｅｗ ｉｃｅ ） Ｊと
題する米国特許第４６４７９５７号明細書を参照された
い。
上記のように、本発明の充填トレンチは、異なったドー
ピングを施された拡散領域相互間の結合をもたらす。こ
のため、金属層を使用して拡散領域を互いに結合する必
要がなくなり、したがって得られる集積回路の密度が増
加する。
ピングを施された拡散領域相互間の結合をもたらす。こ
のため、金属層を使用して拡散領域を互いに結合する必
要がなくなり、したがって得られる集積回路の密度が増
加する。
この充填トレンチは、Ｎ型トランジスタとＰ型トランジ
スタの間の絶縁分離を増強する。上記の薄い誘電体によ
り導電性トレンチ充填物１２０が、Ｎ型デバイスとＰ型
デバイスの間に形成される寄生デバイスに対する制御ゲ
ートとして働くことができる。たとえば、トレンチ充填
物１２０は、Ｐ＋型拡散５４、Ｎ型ウェル７４、Ｐ生型
基板によって画定される寄生デバイスをゲート制御する
。トレンチ充填物１２０がソース拡散領域５４に電気的
に結合し、かつＰ子基板は常に接地電位の寄生ドレイン
になるので、ゲートとソースの電位差は常にゼロであり
、寄生ＦＥＴデバイスがオンに切り替わることはない。
スタの間の絶縁分離を増強する。上記の薄い誘電体によ
り導電性トレンチ充填物１２０が、Ｎ型デバイスとＰ型
デバイスの間に形成される寄生デバイスに対する制御ゲ
ートとして働くことができる。たとえば、トレンチ充填
物１２０は、Ｐ＋型拡散５４、Ｎ型ウェル７４、Ｐ生型
基板によって画定される寄生デバイスをゲート制御する
。トレンチ充填物１２０がソース拡散領域５４に電気的
に結合し、かつＰ子基板は常に接地電位の寄生ドレイン
になるので、ゲートとソースの電位差は常にゼロであり
、寄生ＦＥＴデバイスがオンに切り替わることはない。
同様に、Ｎ型ウェル７４、エピタキシャル層７２、及び
Ｎ十型拡散領域６２によって画定される第２の寄生デバ
イスも、拡散領域６２に結合された導電性充填物１２０
によってゲート制御され、そのゲートとソースの電位差
はゼロとなる。また、Ｎ型ウェルは常に＋ｖｈ電位の寄
生ドレインとなるので、この寄生デバイスがオンに切り
替わることはできない。言いかえると、充填トレンチは
、その側壁のまわりでの寄生デバイスの形成を抑制する
ゲート・ソース結合をもたらす。実際上、トレンチの深
さは重要でない。
Ｎ十型拡散領域６２によって画定される第２の寄生デバ
イスも、拡散領域６２に結合された導電性充填物１２０
によってゲート制御され、そのゲートとソースの電位差
はゼロとなる。また、Ｎ型ウェルは常に＋ｖｈ電位の寄
生ドレインとなるので、この寄生デバイスがオンに切り
替わることはできない。言いかえると、充填トレンチは
、その側壁のまわりでの寄生デバイスの形成を抑制する
ゲート・ソース結合をもたらす。実際上、トレンチの深
さは重要でない。
トレンチの深さは、拡散領域と同じ深さにしてもよく、
また、Ｎ型ウェルの底部にまで延びて追加のＰ−Ｎ境界
をもたらしてもよい。
また、Ｎ型ウェルの底部にまで延びて追加のＰ−Ｎ境界
をもたらしてもよい。
第２図は、本発明の表面下トレンチ接続を使用した、第
３図に概略図で示したような、６デバイス式スタティッ
クＲＡＭセルのレイアウト平面図である。第２図におい
て、第１ないし第３図と同じ参照番号は、同じ構造上の
特徴を示すものとする。すなわち、第３図のトランジス
タ１０及び１２のゲートはポリシリコン線ＷＬのポリシ
リコン部分Ｇ１０、Ｇ１２によって画定され、そのドレ
イン領域はＢＬ接点１０Ａ及び１２Ａと接触する基板７
０部分によって画定され、そのソース領域はポリシリコ
ン線ＷＬの下方の基板部分によって画定される。後２者
の基板部分は、Ｎ型デバイス１４及び１８の拡散電極６
２、Ｅ３２Ａをも画定する。デバイス１４及び１８のゲ
ート電極は、それぞれポリシリコン部分６８．６６Ａに
よって画定される。デバイス１４及び１８の他の拡散電
極は、それぞれ、ポリシリコン部分８８．６６Ａのモラ
一方の側の基板部分６４．６４Ａによって画定される。
３図に概略図で示したような、６デバイス式スタティッ
クＲＡＭセルのレイアウト平面図である。第２図におい
て、第１ないし第３図と同じ参照番号は、同じ構造上の
特徴を示すものとする。すなわち、第３図のトランジス
タ１０及び１２のゲートはポリシリコン線ＷＬのポリシ
リコン部分Ｇ１０、Ｇ１２によって画定され、そのドレ
イン領域はＢＬ接点１０Ａ及び１２Ａと接触する基板７
０部分によって画定され、そのソース領域はポリシリコ
ン線ＷＬの下方の基板部分によって画定される。後２者
の基板部分は、Ｎ型デバイス１４及び１８の拡散電極６
２、Ｅ３２Ａをも画定する。デバイス１４及び１８のゲ
ート電極は、それぞれポリシリコン部分６８．６６Ａに
よって画定される。デバイス１４及び１８の他の拡散電
極は、それぞれ、ポリシリコン部分８８．６６Ａのモラ
一方の側の基板部分６４．６４Ａによって画定される。
最後に、Ｎ生型ウェル領域７４内に形成された拡散領域
５２．５２Ａと５４．５４Ａによって、デバイス１６と
２０が画定され、その間に挟まれているポリシリコン部
分５６．５６Ａがゲート電極となる。絶縁分離は領域７
８によってもたらされる。
５２．５２Ａと５４．５４Ａによって、デバイス１６と
２０が画定され、その間に挟まれているポリシリコン部
分５６．５６Ａがゲート電極となる。絶縁分離は領域７
８によってもたらされる。
トランジスタ１４．１６及び１８．２０のゲート６６．
５６とｅｆ６Ａ、５Ｅ３Ａは、それぞれ同じポリシリコ
ン線によって実現され、したがって相互接続されている
。トランジスタ１４．１６のゲートを画定するポリシリ
コン線は、金属セグメント（図示せず）で覆われた接点
Ｃ２によって、デバイス２０の拡散電極５４Ａに結合さ
れる。トランジスタ１８．２０のゲートを画定するポリ
シリコン線は、接点Ｃ１と０３を結合する金属線（図示
せず）により、トランジスタ１６の拡散領域５４に結合
される。他の金属線及び接点（図示せず）が、接地用接
点及びＶＨ用接点となる。特に関係があるのは、ノード
Ｎ１及びＮ２（すなわち、トランジスタ１４．１８の拡
散電極６２．６２Ａ）をそれぞれデバイス１６．２０の
拡散電極５４．５４Ａに結合させるポリ充填トレンチ１
００．１００Ａである。金属層を上にかぶせてこの結合
を行なった場合、領域６２及び８２Ａに対する接点を収
容できるようにレイアウトを拡張しなければならず、そ
の上、Ｃ２−０３結合に干渉しない結合金属線を設ける
のに余分のスペースが必要となる。
５６とｅｆ６Ａ、５Ｅ３Ａは、それぞれ同じポリシリコ
ン線によって実現され、したがって相互接続されている
。トランジスタ１４．１６のゲートを画定するポリシリ
コン線は、金属セグメント（図示せず）で覆われた接点
Ｃ２によって、デバイス２０の拡散電極５４Ａに結合さ
れる。トランジスタ１８．２０のゲートを画定するポリ
シリコン線は、接点Ｃ１と０３を結合する金属線（図示
せず）により、トランジスタ１６の拡散領域５４に結合
される。他の金属線及び接点（図示せず）が、接地用接
点及びＶＨ用接点となる。特に関係があるのは、ノード
Ｎ１及びＮ２（すなわち、トランジスタ１４．１８の拡
散電極６２．６２Ａ）をそれぞれデバイス１６．２０の
拡散電極５４．５４Ａに結合させるポリ充填トレンチ１
００．１００Ａである。金属層を上にかぶせてこの結合
を行なった場合、領域６２及び８２Ａに対する接点を収
容できるようにレイアウトを拡張しなければならず、そ
の上、Ｃ２−０３結合に干渉しない結合金属線を設ける
のに余分のスペースが必要となる。
第３図に示した配置図は、本発明のもう一つの利点を示
している。通常、金属接点を形成する際に、下にある拡
散電極との位置合せがきわめて重要である。たとえば、
接点Ｃ１を形成する際に、通常は、Ｎ生型ウェル７４の
縁部、ならびに隣接するポリシリコン線と絶縁分離領域
に関して、クリチカルな位置合せを維持する。しかし、
ポリ充填トレンチ１００が領域５４に結合しているため
、トレンチにより接触する面積が拡大するので、これら
の構造との位置合せは、もはや重要でない。
している。通常、金属接点を形成する際に、下にある拡
散電極との位置合せがきわめて重要である。たとえば、
接点Ｃ１を形成する際に、通常は、Ｎ生型ウェル７４の
縁部、ならびに隣接するポリシリコン線と絶縁分離領域
に関して、クリチカルな位置合せを維持する。しかし、
ポリ充填トレンチ１００が領域５４に結合しているため
、トレンチにより接触する面積が拡大するので、これら
の構造との位置合せは、もはや重要でない。
第３図に示すように、今や、Ｎ型ウェル７４の縁部を越
えて接点Ｃ１を形成することができる。これらのクリチ
カルな位置合せという制約条件を最小にすることにより
、誤位置合せの可能性は減少し、したがって本発明の構
造を設けるために加工されるウェーハの製造収量が増加
する。
えて接点Ｃ１を形成することができる。これらのクリチ
カルな位置合せという制約条件を最小にすることにより
、誤位置合せの可能性は減少し、したがって本発明の構
造を設けるために加工されるウェーハの製造収量が増加
する。
本発明の精神及び範囲から逸脱せずに、上記構造にさま
ざまの修正を施すことができることを了解されたい。た
とえば、本発明を６デバイス・メモリ・セルに関して説
明したが、Ｎ型デバイスとＰ型デバイスの拡散電極を相
互接続する任意の論理回路またはメモリ回路に本発明が
適用できることを理解されたい。
ざまの修正を施すことができることを了解されたい。た
とえば、本発明を６デバイス・メモリ・セルに関して説
明したが、Ｎ型デバイスとＰ型デバイスの拡散電極を相
互接続する任意の論理回路またはメモリ回路に本発明が
適用できることを理解されたい。
第１図は、本発明の相互接続構造を示す基板の断面図で
ある。 第２図は、本発明の相互接続構造を使った６デバイス式
スタティックＲＡＭセルのレイアウトの平面図である。 第３図（従来技術）は、通常の６デバイス式スタティッ
クＲＡＭセルの略図である。 ５０・・・・Ｐ型デバイス、５２・・・・Ｐ生型ソース
拡散領域、５４・・・・Ｐ十型ドレイン拡故領域、５６
・・・・ゲート電極、６０・・・・Ｎ型トランジスタ、
６２・・・・Ｎ中型ソース拡散領域、６４・・・・Ｎ生
型ドレイン拡散領域、６６・・・・ゲート電極、７０・
・・・基板、７２・・・・Ｐ型エピタキシャル・シリコ
ン層、７４・・・・Ｎ型ウェル、８０・・・・不動態層
、１００・・・・充填トレンチ、１１０・・・・誘電体
層、１２０・・・・導電層。
ある。 第２図は、本発明の相互接続構造を使った６デバイス式
スタティックＲＡＭセルのレイアウトの平面図である。 第３図（従来技術）は、通常の６デバイス式スタティッ
クＲＡＭセルの略図である。 ５０・・・・Ｐ型デバイス、５２・・・・Ｐ生型ソース
拡散領域、５４・・・・Ｐ十型ドレイン拡故領域、５６
・・・・ゲート電極、６０・・・・Ｎ型トランジスタ、
６２・・・・Ｎ中型ソース拡散領域、６４・・・・Ｎ生
型ドレイン拡散領域、６６・・・・ゲート電極、７０・
・・・基板、７２・・・・Ｐ型エピタキシャル・シリコ
ン層、７４・・・・Ｎ型ウェル、８０・・・・不動態層
、１００・・・・充填トレンチ、１１０・・・・誘電体
層、１２０・・・・導電層。
Claims (1)
- 第１導電型の半導体基板に形成された第２導電型の第
１拡散領域と、上記基板に設けられた第２導電型のウェ
ル領域に形成された第１導電型の第２拡散領域とを有す
る半導体装置において、上記第１拡散領域と上記第２拡
散領域との間の基板領域に形成され、その内面全体が絶
縁層で覆われかつ導電体で充填されたトレンチを有し、
該導電体で上記第１拡散領域と上記第２拡散領域とを電
気的に結合することを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13595487A | 1987-12-21 | 1987-12-21 | |
| US135954 | 1987-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01173741A true JPH01173741A (ja) | 1989-07-10 |
| JP2610968B2 JP2610968B2 (ja) | 1997-05-14 |
Family
ID=22470550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291129A Expired - Lifetime JP2610968B2 (ja) | 1987-12-21 | 1988-11-19 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0321763B1 (ja) |
| JP (1) | JP2610968B2 (ja) |
| DE (1) | DE3855255T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8779506B2 (en) | 2006-03-07 | 2014-07-15 | Infineon Technologies Ag | Semiconductor component arrangement comprising a trench transistor |
| US8501561B2 (en) | 2006-03-07 | 2013-08-06 | Infineon Technologies Ag | Method for producing a semiconductor component arrangement comprising a trench transistor |
| DE102007063728B4 (de) | 2006-03-07 | 2018-12-13 | Infineon Technologies Ag | Halbleiterbauelementanordnung mit einem Trench-Transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146042A (ja) * | 1984-08-10 | 1986-03-06 | Nec Corp | 半導体装置 |
| JPS61248459A (ja) * | 1985-04-25 | 1986-11-05 | Nippon Telegr & Teleph Corp <Ntt> | 相補形ｍｉｓ半導体集積回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4498223A (en) * | 1982-04-23 | 1985-02-12 | Gte Laboratories Incorporated | Method of fabrication of monolithic integrated circuit structure |
| US4463491A (en) * | 1982-04-23 | 1984-08-07 | Gte Laboratories Incorporated | Method of fabricating a monolithic integrated circuit structure |
| US4593459A (en) * | 1984-12-28 | 1986-06-10 | Gte Laboratories Incorporated | Monolithic integrated circuit structure and method of fabrication |
| JPH0687500B2 (ja) * | 1987-03-26 | 1994-11-02 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
-
1988
- 1988-11-19 JP JP63291129A patent/JP2610968B2/ja not_active Expired - Lifetime
- 1988-12-05 DE DE3855255T patent/DE3855255T2/de not_active Expired - Fee Related
- 1988-12-05 EP EP88120242A patent/EP0321763B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146042A (ja) * | 1984-08-10 | 1986-03-06 | Nec Corp | 半導体装置 |
| JPS61248459A (ja) * | 1985-04-25 | 1986-11-05 | Nippon Telegr & Teleph Corp <Ntt> | 相補形ｍｉｓ半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2610968B2 (ja) | 1997-05-14 |
| EP0321763A3 (en) | 1990-09-19 |
| DE3855255D1 (de) | 1996-06-05 |
| EP0321763A2 (en) | 1989-06-28 |
| EP0321763B1 (en) | 1996-05-01 |
| DE3855255T2 (de) | 1996-11-21 |
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