JP3158564B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、積層ＣＭＯＳ型ＳＲＡ
Ｍと称されている半導体メモリ装置に関するものであ
る。
Ｍと称されている半導体メモリ装置に関するものであ
る。
【０００２】
【従来の技術】図６は、完全ＣＭＯＳ型ＳＲＡＭのメモ
リセルの等価回路を示している。このメモリセルのフリ
ップフロップ１１は駆動用のＮＭＯＳトランジスタ１
２、１３と負荷用のＰＭＯＳトランジスタ１４、１５と
から成っており、このフリップフロップ１１と転送用の
ＮＭＯＳトランジスタ１６、１７とでメモリセルが構成
されている。
リセルの等価回路を示している。このメモリセルのフリ
ップフロップ１１は駆動用のＮＭＯＳトランジスタ１
２、１３と負荷用のＰＭＯＳトランジスタ１４、１５と
から成っており、このフリップフロップ１１と転送用の
ＮＭＯＳトランジスタ１６、１７とでメモリセルが構成
されている。
【０００３】ＮＭＯＳトランジスタ１２、１３のソース
部には接地線２１が接続されており、ＰＭＯＳトランジ
スタ１４、１５のソース部には電源線２２が接続されて
いる。また、ワード線２３がＮＭＯＳトランジスタ１
６、１７のゲート電極になっており、これらのＮＭＯＳ
トランジスタ１６、１７の各々の一方のソース・ドレイ
ン部に真補のビット線２４、２５が接続されている。
部には接地線２１が接続されており、ＰＭＯＳトランジ
スタ１４、１５のソース部には電源線２２が接続されて
いる。また、ワード線２３がＮＭＯＳトランジスタ１
６、１７のゲート電極になっており、これらのＮＭＯＳ
トランジスタ１６、１７の各々の一方のソース・ドレイ
ン部に真補のビット線２４、２５が接続されている。
【０００４】この様な完全ＣＭＯＳ型ＳＲＡＭのうち
で、ＰＭＯＳトランジスタ１４、１５を薄膜トランジス
タで構成し、バルクトランジスタであるＮＭＯＳトラン
ジスタ１２、１３上にＰＭＯＳトランジスタ１４、１５
を積層させた積層ＣＭＯＳ型ＳＲＡＭでは、抵抗負荷型
ＳＲＡＭに比べて、メモリセル面積が同等程度でも、ス
タンバイ電流またはデータ保持電流を低くすることがで
きる。
で、ＰＭＯＳトランジスタ１４、１５を薄膜トランジス
タで構成し、バルクトランジスタであるＮＭＯＳトラン
ジスタ１２、１３上にＰＭＯＳトランジスタ１４、１５
を積層させた積層ＣＭＯＳ型ＳＲＡＭでは、抵抗負荷型
ＳＲＡＭに比べて、メモリセル面積が同等程度でも、ス
タンバイ電流またはデータ保持電流を低くすることがで
きる。
【０００５】図７は、積層ＣＭＯＳ型ＳＲＡＭのメモリ
セルの側断面を示している。Ｓｉ基板３１の素子分離領
域にＬＯＣＯＳ法でＳｉＯ2 膜３２が形成されており、
素子活性領域の表面にはＮＭＯＳトランジスタ１２のゲ
ート酸化膜であるＳｉＯ2 膜３３が形成されている。
セルの側断面を示している。Ｓｉ基板３１の素子分離領
域にＬＯＣＯＳ法でＳｉＯ2 膜３２が形成されており、
素子活性領域の表面にはＮＭＯＳトランジスタ１２のゲ
ート酸化膜であるＳｉＯ2 膜３３が形成されている。
【０００６】Ｓｉ基板３１上の第１層目の導電層である
ポリサイド膜で、ＮＭＯＳトランジスタ１２、１３のゲ
ート電極１２ａ、１３ａが形成されている。ゲート電極
１２ａの両側の素子活性領域には、ＮＭＯＳトランジス
タ１２のソース部及びドレイン部であるＮ+ 拡散層３
４、３５等が形成されており、Ｎ+ 拡散層３５にゲート
電極１３ａが埋め込みコンタクトしている。
ポリサイド膜で、ＮＭＯＳトランジスタ１２、１３のゲ
ート電極１２ａ、１３ａが形成されている。ゲート電極
１２ａの両側の素子活性領域には、ＮＭＯＳトランジス
タ１２のソース部及びドレイン部であるＮ+ 拡散層３
４、３５等が形成されており、Ｎ+ 拡散層３５にゲート
電極１３ａが埋め込みコンタクトしている。
【０００７】ゲート電極１２ａ、１３ａは層間絶縁膜３
６に覆われており、ゲート電極１３ａに達するコンタク
ト孔３７が層間絶縁膜３６に開孔されている。Ｓｉ基板
３１上の第２層目の導電層である多結晶Ｓｉ膜でＰＭＯ
Ｓトランジスタ１４、１５のゲート電極１４ａ、１５ａ
が形成されており、コンタクト孔３７を介してゲート電
極１５ａがゲート電極１３ａにコンタクトしている。
６に覆われており、ゲート電極１３ａに達するコンタク
ト孔３７が層間絶縁膜３６に開孔されている。Ｓｉ基板
３１上の第２層目の導電層である多結晶Ｓｉ膜でＰＭＯ
Ｓトランジスタ１４、１５のゲート電極１４ａ、１５ａ
が形成されており、コンタクト孔３７を介してゲート電
極１５ａがゲート電極１３ａにコンタクトしている。
【０００８】ゲート電極１４ａ、１５ａはＰＭＯＳトラ
ンジスタ１４、１５のゲート酸化膜であるＳｉＯ2 膜４
１に覆われており、ゲート電極１５ａに達するコンタク
ト孔４２がＳｉＯ2 膜４１に開孔されている。
ンジスタ１４、１５のゲート酸化膜であるＳｉＯ2 膜４
１に覆われており、ゲート電極１５ａに達するコンタク
ト孔４２がＳｉＯ2 膜４１に開孔されている。
【０００９】Ｓｉ基板３１上の第３層目の導電層である
多結晶Ｓｉ薄膜４３で、ＰＭＯＳトランジスタ１４の活
性層が形成されている。ＰＭＯＳトランジスタ１４のオ
フ時におけるソース／ドレイン間のリーク電流を低減さ
せるために、多結晶Ｓｉ薄膜４３の膜厚は薄いほうがよ
く、１０００〜数十Å、例えば２００Å程度の厚さでで
ある。
多結晶Ｓｉ薄膜４３で、ＰＭＯＳトランジスタ１４の活
性層が形成されている。ＰＭＯＳトランジスタ１４のオ
フ時におけるソース／ドレイン間のリーク電流を低減さ
せるために、多結晶Ｓｉ薄膜４３の膜厚は薄いほうがよ
く、１０００〜数十Å、例えば２００Å程度の厚さでで
ある。
【００１０】多結晶Ｓｉ薄膜４３のうちでゲート電極１
４ａの両側に、ＰＭＯＳトランジスタ１４のソース部及
びドレイン部であるＰ+ 領域４４、４５が形成されてお
り、コンタクト孔４２を介してＰ+ 領域４５がゲート電
極１５ａにコンタクトしている。多結晶Ｓｉ薄膜４３は
層間絶縁膜４６に覆われている。
４ａの両側に、ＰＭＯＳトランジスタ１４のソース部及
びドレイン部であるＰ+ 領域４４、４５が形成されてお
り、コンタクト孔４２を介してＰ+ 領域４５がゲート電
極１５ａにコンタクトしている。多結晶Ｓｉ薄膜４３は
層間絶縁膜４６に覆われている。
【００１１】そして、図８に示す様に、層間絶縁膜４６
にコンタクト孔４７が開孔されており、このコンタクト
孔４７を介して電源線２２がＰ+ 領域４４にコンタクト
している。電源線２２はＡｌ配線である場合が多い。な
お、図７に示したＰＭＯＳトランジスタ１４はボトムゲ
ート型であるが、トップゲート型やサラウンドゲート型
の場合もある。
にコンタクト孔４７が開孔されており、このコンタクト
孔４７を介して電源線２２がＰ+ 領域４４にコンタクト
している。電源線２２はＡｌ配線である場合が多い。な
お、図７に示したＰＭＯＳトランジスタ１４はボトムゲ
ート型であるが、トップゲート型やサラウンドゲート型
の場合もある。
【００１２】
【発明が解決しようとする課題】ところが、層間絶縁膜
４６にＲＩＥ等でコンタクト孔４７を形成する際に、多
結晶Ｓｉ薄膜４３に丁度到達する深さでエッチングを終
了させる様に制御することは難しく、通常は層間絶縁膜
４６をオーバエッチングする。一方、ＳｉＯ2 系または
ＳｉＯ2 ／Ｓｉ3 Ｎ4 系の層間絶縁膜４６と多結晶Ｓｉ
薄膜４３とのエッチング選択比が有限であり、しかも多
結晶Ｓｉ薄膜４３の膜厚が上述の様に２００Å程度と薄
い。
４６にＲＩＥ等でコンタクト孔４７を形成する際に、多
結晶Ｓｉ薄膜４３に丁度到達する深さでエッチングを終
了させる様に制御することは難しく、通常は層間絶縁膜
４６をオーバエッチングする。一方、ＳｉＯ2 系または
ＳｉＯ2 ／Ｓｉ3 Ｎ4 系の層間絶縁膜４６と多結晶Ｓｉ
薄膜４３とのエッチング選択比が有限であり、しかも多
結晶Ｓｉ薄膜４３の膜厚が上述の様に２００Å程度と薄
い。
【００１３】このため、層間絶縁膜４６に対するオーバ
エッチングによって、図８に一点鎖線で示す様に、コン
タクト孔４７が多結晶Ｓｉ薄膜４３を貫通してしまう可
能性がある。従って、従来の積層ＣＭＯＳ型ＳＲＡＭで
は、多結晶Ｓｉ薄膜４３と電源線２２との接続が不安定
であった。
エッチングによって、図８に一点鎖線で示す様に、コン
タクト孔４７が多結晶Ｓｉ薄膜４３を貫通してしまう可
能性がある。従って、従来の積層ＣＭＯＳ型ＳＲＡＭで
は、多結晶Ｓｉ薄膜４３と電源線２２との接続が不安定
であった。
【００１４】また、図８に示す様に、特に周辺回路部で
は、電源線２２と同一層のＡｌ配線５１、５２のコンタ
クト孔５３、５４は、Ｓｉ基板３１上の第１層目のポリ
サイド膜５５またはＳｉ基板３１の拡散層５６に達する
まで同時にエッチングする場合が多い。従って、エッチ
ング量の少ない多結晶Ｓｉ薄膜４３のみへのコンタクト
孔４７を単独で開孔すると、製造工程が増加する。
は、電源線２２と同一層のＡｌ配線５１、５２のコンタ
クト孔５３、５４は、Ｓｉ基板３１上の第１層目のポリ
サイド膜５５またはＳｉ基板３１の拡散層５６に達する
まで同時にエッチングする場合が多い。従って、エッチ
ング量の少ない多結晶Ｓｉ薄膜４３のみへのコンタクト
孔４７を単独で開孔すると、製造工程が増加する。
【００１５】
【課題を解決するための手段】本願の請求項１に係る発
明による半導体メモリ装置では、第２導電型チャネルの
負荷用トランジスタ１４、１５の活性層になっている半
導体薄膜４３よりも下層の第２導電型の導電層５７、６
２と前記半導体薄膜４３とが第１のコンタクト孔６１、
６３を介して接続されており、前記導電層５７、６２及
び前記半導体薄膜４３と電源線２２とを夫々接続するた
めの第２及び第３のコンタクト孔６４、６６が設けられ
ている。
明による半導体メモリ装置では、第２導電型チャネルの
負荷用トランジスタ１４、１５の活性層になっている半
導体薄膜４３よりも下層の第２導電型の導電層５７、６
２と前記半導体薄膜４３とが第１のコンタクト孔６１、
６３を介して接続されており、前記導電層５７、６２及
び前記半導体薄膜４３と電源線２２とを夫々接続するた
めの第２及び第３のコンタクト孔６４、６６が設けられ
ている。
【００１６】本願の請求項２に係る発明による半導体メ
モリ装置では、第２導電型チャネルの負荷用トランジス
タ１４、１５の活性層になっている半導体薄膜４３より
も下 層の第２導電型の導電層５７、６２と前記半導体薄
膜４３とが第１のコンタクト孔６１、６３を介して接続
されており、前記導電層５７、６２及び前記半導体薄膜
４３のうちの少なくとも前記半導体薄膜４３と電源線２
２とを接続するための第２のコンタクト孔６４が前記第
１のコンタクト孔６１、６３上に重畳して設けられてい
る。
モリ装置では、第２導電型チャネルの負荷用トランジス
タ１４、１５の活性層になっている半導体薄膜４３より
も下 層の第２導電型の導電層５７、６２と前記半導体薄
膜４３とが第１のコンタクト孔６１、６３を介して接続
されており、前記導電層５７、６２及び前記半導体薄膜
４３のうちの少なくとも前記半導体薄膜４３と電源線２
２とを接続するための第２のコンタクト孔６４が前記第
１のコンタクト孔６１、６３上に重畳して設けられてい
る。
【００１７】
【作用】本願の請求項１、２に係る発明による半導体メ
モリ装置では、電源線２２をコンタクトさせるためのコ
ンタクト孔６４を半導体薄膜４３上に形成する必要がな
く、厚膜の導電層５７、６２上に形成すればよいので、
このコンタクト孔６４を開孔する際のオーバエッチング
のマージンが大きい。しかも、半導体薄膜４３と導電層
５７、６２とが共に第２導電型であるので、これらの間
にＰＮ接合が形成されない。
モリ装置では、電源線２２をコンタクトさせるためのコ
ンタクト孔６４を半導体薄膜４３上に形成する必要がな
く、厚膜の導電層５７、６２上に形成すればよいので、
このコンタクト孔６４を開孔する際のオーバエッチング
のマージンが大きい。しかも、半導体薄膜４３と導電層
５７、６２とが共に第２導電型であるので、これらの間
にＰＮ接合が形成されない。
【００１８】また、周辺回路部では、電源線２２と同一
層の配線５１、５２が半導体薄膜４３よりも下層の導電
層５５、５６に直接に接続される場合が多いので、メモ
リセル部における電源線２２と導電層５７、６２とを接
続するためのコンタクト孔６４のエッチング量と周辺回
路部におけるコンタクト孔５３、５４のエッチング量と
が同等程度になり、これらのコンタクト孔５３、５４、
６４を同時に開孔することができる。
層の配線５１、５２が半導体薄膜４３よりも下層の導電
層５５、５６に直接に接続される場合が多いので、メモ
リセル部における電源線２２と導電層５７、６２とを接
続するためのコンタクト孔６４のエッチング量と周辺回
路部におけるコンタクト孔５３、５４のエッチング量と
が同等程度になり、これらのコンタクト孔５３、５４、
６４を同時に開孔することができる。
【００１９】更に、本願の請求項１に係る発明による半
導体メモリ装置では、導電層５７、６２と電源線２２と
を接続するための第２のコンタクト孔６４の他に、半導
体薄膜４３と電源線２２とを接続するための第３のコン
タクト孔６６も設けられているので、この第３のコンタ
クト孔６６を介した半導体薄膜４３と電源線２２との接
続がもし良好に行われれば、これらの半導体薄膜４３と
電源線２２との間に余分なコンタクト抵抗や配線抵抗が
付加されるのが防止される。
導体メモリ装置では、導電層５７、６２と電源線２２と
を接続するための第２のコンタクト孔６４の他に、半導
体薄膜４３と電源線２２とを接続するための第３のコン
タクト孔６６も設けられているので、この第３のコンタ
クト孔６６を介した半導体薄膜４３と電源線２２との接
続がもし良好に行われれば、これらの半導体薄膜４３と
電源線２２との間に余分なコンタクト抵抗や配線抵抗が
付加されるのが防止される。
【００２０】また、本願の請求項２に係る発明による半
導体メモリ装置では、導電層５７、 ６２と半導体薄膜４
３とを接続している第１のコンタクト孔６１、６３上に
重畳して、導電層５７、６２及び半導体薄膜４３のうち
の少なくとも半導体薄膜４３と電源線２２とを接続する
ための第２のコンタクト孔６４が設けられているので、
半導体薄膜４３と導電層５７、６２との何れで第２のコ
ンタクト孔６４のエッチングが終了してもよく、この第
２のコンタクト孔６４を開孔する際のオーバエッチング
のマージンが更に大きい。
導体メモリ装置では、導電層５７、 ６２と半導体薄膜４
３とを接続している第１のコンタクト孔６１、６３上に
重畳して、導電層５７、６２及び半導体薄膜４３のうち
の少なくとも半導体薄膜４３と電源線２２とを接続する
ための第２のコンタクト孔６４が設けられているので、
半導体薄膜４３と導電層５７、６２との何れで第２のコ
ンタクト孔６４のエッチングが終了してもよく、この第
２のコンタクト孔６４を開孔する際のオーバエッチング
のマージンが更に大きい。
【００２１】
【実施例】以下、図６、７に示した積層ＣＭＯＳ型ＳＲ
ＡＭに適用した本発明の第１〜第３参考例並びに第１及
び第２実施例を、図１〜５を参照しながら説明する。な
お、図６〜８と対応する構成部分には同一の符号を付し
てある。
ＡＭに適用した本発明の第１〜第３参考例並びに第１及
び第２実施例を、図１〜５を参照しながら説明する。な
お、図６〜８と対応する構成部分には同一の符号を付し
てある。
【００２２】図１が、第１参考例を示している。この第
１参考例では、Ｎ型のＳｉ基板３１またはＰ型のＳｉ基
板３１のＮウェルの素子活性領域にＰ+ 拡散層５７が形
成されており、このＰ+ 拡散層５７に達するコンタクト
孔６１が層間絶縁膜３６に開孔されている。
１参考例では、Ｎ型のＳｉ基板３１またはＰ型のＳｉ基
板３１のＮウェルの素子活性領域にＰ+ 拡散層５７が形
成されており、このＰ+ 拡散層５７に達するコンタクト
孔６１が層間絶縁膜３６に開孔されている。
【００２３】ＰＭＯＳトランジスタ１４、１５のゲート
電極１４ａ、１５ａと同一層でＰ+型の多結晶Ｓｉ膜６
２が、コンタクト孔６１を介してＰ+ 拡散層５７にコン
タクトする様に、層間絶縁膜３６上に形成されている。
多結晶Ｓｉ膜６２はＳｉＯ2膜４１等の層間絶縁膜に覆
われており、多結晶Ｓｉ膜６２に達するコンタクト孔６
３がＳｉＯ2 膜４１に開孔されている。
電極１４ａ、１５ａと同一層でＰ+型の多結晶Ｓｉ膜６
２が、コンタクト孔６１を介してＰ+ 拡散層５７にコン
タクトする様に、層間絶縁膜３６上に形成されている。
多結晶Ｓｉ膜６２はＳｉＯ2膜４１等の層間絶縁膜に覆
われており、多結晶Ｓｉ膜６２に達するコンタクト孔６
３がＳｉＯ2 膜４１に開孔されている。
【００２４】多結晶Ｓｉ薄膜４３のうちでＰＭＯＳトラ
ンジスタ１４のソース部になっているＰ+ 領域４４は、
コンタクト孔６３を介して多結晶Ｓｉ膜６２にコンタク
トしている。多結晶Ｓｉ薄膜４３を覆う層間絶縁膜４６
等には、Ｐ+ 拡散層５７に達するコンタクト孔６４が開
孔されており、Ａｌ配線である電源線２２がこのコンタ
クト孔６４を介してＰ+ 拡散層５７にコンタクトしてい
る。電源線２２は層間絶縁膜６５に覆われている。
ンジスタ１４のソース部になっているＰ+ 領域４４は、
コンタクト孔６３を介して多結晶Ｓｉ膜６２にコンタク
トしている。多結晶Ｓｉ薄膜４３を覆う層間絶縁膜４６
等には、Ｐ+ 拡散層５７に達するコンタクト孔６４が開
孔されており、Ａｌ配線である電源線２２がこのコンタ
クト孔６４を介してＰ+ 拡散層５７にコンタクトしてい
る。電源線２２は層間絶縁膜６５に覆われている。
【００２５】この様な第１参考例では、多結晶Ｓｉ薄膜
４３のうちでＰＭＯＳトランジスタ１４のソース部にな
っているＰ+ 領域４４は、導電層である多結晶Ｓｉ膜６
２とＰ+ 拡散層５７とを介して、電源線２２に接続して
おり、コンタクト孔６４は多結晶Ｓｉ薄膜４３上ではな
くＰ+ 拡散層５７上に形成されている。
４３のうちでＰＭＯＳトランジスタ１４のソース部にな
っているＰ+ 領域４４は、導電層である多結晶Ｓｉ膜６
２とＰ+ 拡散層５７とを介して、電源線２２に接続して
おり、コンタクト孔６４は多結晶Ｓｉ薄膜４３上ではな
くＰ+ 拡散層５７上に形成されている。
【００２６】このため、コンタクト孔６４が多結晶Ｓｉ
薄膜４３上に形成されている構造に比べて、コンタクト
孔６４を開孔する際のオーバエッチングのマージンが大
きい。しかも、Ｐ+ 領域４４と多結晶Ｓｉ膜６２とＰ+
拡散層５７との何れもがＰ型であるので、これらの間に
ＰＮ接合（ダイオード）が形成されない。従って、Ｐ+
領域４４と電源線２２とが安定的に接続されている。
薄膜４３上に形成されている構造に比べて、コンタクト
孔６４を開孔する際のオーバエッチングのマージンが大
きい。しかも、Ｐ+ 領域４４と多結晶Ｓｉ膜６２とＰ+
拡散層５７との何れもがＰ型であるので、これらの間に
ＰＮ接合（ダイオード）が形成されない。従って、Ｐ+
領域４４と電源線２２とが安定的に接続されている。
【００２７】また、コンタクト孔６４のエッチング量と
図８に示したコンタクト孔５３、５４のエッチング量と
が同等程度であり、これらのコンタクト孔６４、５３、
５４を同時に開孔することができるので、図８に示した
一従来例よりも製造工程が却って少ない。
図８に示したコンタクト孔５３、５４のエッチング量と
が同等程度であり、これらのコンタクト孔６４、５３、
５４を同時に開孔することができるので、図８に示した
一従来例よりも製造工程が却って少ない。
【００２８】図２は、第１実施例を示している。この第
１実施例は、Ｐ+ 拡散層５７に対するコンタクト孔６４
のみならず多結晶Ｓｉ薄膜４３のＰ+ 領域４４と多結晶
Ｓｉ膜６２とに対するコンタクト孔６６、６７も層間絶
縁膜４６等に開孔されており、これらのコンタクト孔６
６、６７を介して電源線２２がＰ+ 領域４４と多結晶Ｓ
ｉ膜６２とにもコンタクトしていることを除いて、図１
に示した第１参考例と実質的に同様の構成を有してい
る。
１実施例は、Ｐ+ 拡散層５７に対するコンタクト孔６４
のみならず多結晶Ｓｉ薄膜４３のＰ+ 領域４４と多結晶
Ｓｉ膜６２とに対するコンタクト孔６６、６７も層間絶
縁膜４６等に開孔されており、これらのコンタクト孔６
６、６７を介して電源線２２がＰ+ 領域４４と多結晶Ｓ
ｉ膜６２とにもコンタクトしていることを除いて、図１
に示した第１参考例と実質的に同様の構成を有してい
る。
【００２９】この様な第１実施例では、コンタクト孔６
６またはコンタクト孔６７を介した接続がもし良好に行
われれば、第１参考例の様にＰ+ 領域４４と電源線２２
との間に余分なコンタクト抵抗や配線抵抗が付加される
のが防止される。
６またはコンタクト孔６７を介した接続がもし良好に行
われれば、第１参考例の様にＰ+ 領域４４と電源線２２
との間に余分なコンタクト抵抗や配線抵抗が付加される
のが防止される。
【００３０】図３は、第２実施例を示している。この第
２実施例は、コンタクト孔６１上にコンタクト孔６３が
重畳しており、このコンタクト孔６３上にコンタクト孔
６４が重畳していることを除いて、図１に示した第１参
考例と実質的に同様の構成を有している。
２実施例は、コンタクト孔６１上にコンタクト孔６３が
重畳しており、このコンタクト孔６３上にコンタクト孔
６４が重畳していることを除いて、図１に示した第１参
考例と実質的に同様の構成を有している。
【００３１】この様な第２実施例では、多結晶Ｓｉ薄膜
４３と多結晶Ｓｉ膜６２とＰ+ 拡散層５７との何れでコ
ンタクト孔６４のエッチングが終了してもよいので、コ
ンタクト孔６４を開孔する際のオーバエッチングのマー
ジンが第１参考例の場合よりも更に大きい。
４３と多結晶Ｓｉ膜６２とＰ+ 拡散層５７との何れでコ
ンタクト孔６４のエッチングが終了してもよいので、コ
ンタクト孔６４を開孔する際のオーバエッチングのマー
ジンが第１参考例の場合よりも更に大きい。
【００３２】図４は、第２参考例を示している。この第
２参考例は、コンタクト孔６４が多結晶Ｓｉ膜６２に達
する様に開孔されていることを除いて、図１に示した第
１参考例と実質的に同様の構成を有している。
２参考例は、コンタクト孔６４が多結晶Ｓｉ膜６２に達
する様に開孔されていることを除いて、図１に示した第
１参考例と実質的に同様の構成を有している。
【００３３】多結晶Ｓｉ膜６２の膜厚が十分に厚い場
合、または多結晶Ｓｉ膜６２が層間絶縁膜４６やＳｉＯ
2 膜４１に対して十分に大きなエッチング選択比を有し
ている場合は、この第２参考例の様に、Ｐ+ 領域４４と
電源線２２との間の導電層として多結晶Ｓｉ膜６２を用
いるだけでよい。なお、多結晶Ｓｉ膜６２の代わりに、
Ｐ+ 型のポリサイド膜や金属配線等を用いてもよい。
合、または多結晶Ｓｉ膜６２が層間絶縁膜４６やＳｉＯ
2 膜４１に対して十分に大きなエッチング選択比を有し
ている場合は、この第２参考例の様に、Ｐ+ 領域４４と
電源線２２との間の導電層として多結晶Ｓｉ膜６２を用
いるだけでよい。なお、多結晶Ｓｉ膜６２の代わりに、
Ｐ+ 型のポリサイド膜や金属配線等を用いてもよい。
【００３４】この様な第２参考例では、Ｐ+ 領域４４と
電源線２２との間のコンタクト抵抗や配線抵抗が第１参
考例よりも低い。
電源線２２との間のコンタクト抵抗や配線抵抗が第１参
考例よりも低い。
【００３５】図５は、第３参考例を示している。この第
３参考例は、多結晶Ｓｉ膜６２が用いられておらず、Ｐ
+ 領域４４がコンタクト孔６３、６１を介してＰ+ 拡散
層５７に直接にコンタクトしていることを除いて、図１
に示した第１参考例と実質的に同様の構成を有してい
る。
３参考例は、多結晶Ｓｉ膜６２が用いられておらず、Ｐ
+ 領域４４がコンタクト孔６３、６１を介してＰ+ 拡散
層５７に直接にコンタクトしていることを除いて、図１
に示した第１参考例と実質的に同様の構成を有してい
る。
【００３６】なお、コンタクト孔６３、６１を同一のパ
ターンで開孔すると、これらのコンタクト孔６３、６１
の垂直段差が、第１参考例のコンタクト孔６３の垂直段
差よりも大きくなる。従って、膜厚の薄い多結晶Ｓｉ薄
膜４３の段差被覆性の劣化を防止するために、図５に示
す様に、コンタクト孔６３、６１を階段状に形成するこ
とが好ましい。
ターンで開孔すると、これらのコンタクト孔６３、６１
の垂直段差が、第１参考例のコンタクト孔６３の垂直段
差よりも大きくなる。従って、膜厚の薄い多結晶Ｓｉ薄
膜４３の段差被覆性の劣化を防止するために、図５に示
す様に、コンタクト孔６３、６１を階段状に形成するこ
とが好ましい。
【００３７】この様な第３参考例でも、第２参考例と同
様に、Ｐ+ 領域４４と電源線２２との間のコンタクト抵
抗や配線抵抗が第１参考例よりも低い。
様に、Ｐ+ 領域４４と電源線２２との間のコンタクト抵
抗や配線抵抗が第１参考例よりも低い。
【００３８】
【発明の効果】本願の請求項１、２に係る発明による半
導体メモリ装置では、メモリセル部における電源線と導
電層とを接続するためのコンタクト孔と周辺回路部にお
けるコンタクト孔とを同時に開孔することができるの
で、製造工程が少ないにも拘らず、メモリセル部におけ
る電源線と導電層とを接続するためのコンタクト孔を開
孔する際のオーバエッチングのマージンが大きくしかも
負荷用トランジスタの活性層と導電層との間にＰＮ接合
が形成されないので、負荷用トランジスタの活性層と電
源線とが安定的に接続されている。
導体メモリ装置では、メモリセル部における電源線と導
電層とを接続するためのコンタクト孔と周辺回路部にお
けるコンタクト孔とを同時に開孔することができるの
で、製造工程が少ないにも拘らず、メモリセル部におけ
る電源線と導電層とを接続するためのコンタクト孔を開
孔する際のオーバエッチングのマージンが大きくしかも
負荷用トランジスタの活性層と導電層との間にＰＮ接合
が形成されないので、負荷用トランジスタの活性層と電
源線とが安定的に接続されている。
【００３９】更に、本願の請求項１に係る発明による半
導体メモリ装置では、第３のコンタクト孔を介した半導
体薄膜と電源線との接続がもし良好に行われれば、これ
らの半導体薄膜と電源線との間に余分なコンタクト抵抗
や配線抵抗が付加されるのが防止されるので、負荷用ト
ランジスタの活性層と電源線とが低抵抗で接続されてい
る可能性がある。
導体メモリ装置では、第３のコンタクト孔を介した半導
体薄膜と電源線との接続がもし良好に行われれば、これ
らの半導体薄膜と電源線との間に余分なコンタクト抵抗
や配線抵抗が付加されるのが防止されるので、負荷用ト
ランジスタの活性層と電源線とが低抵抗で接続されてい
る可能性がある。
【００４０】また、本願の請求項２に係る発明による半
導体メモリ装置では、半導体薄膜と導電層との何れで第
２のコンタクト孔のエッチングが終了してもよく、この
第２のコンタクト孔を開孔する際のオーバエッチングの
マージンが更に大きいので、負荷用トランジスタの活性
層と電源線とが更に安定的に接続されている。
導体メモリ装置では、半導体薄膜と導電層との何れで第
２のコンタクト孔のエッチングが終了してもよく、この
第２のコンタクト孔を開孔する際のオーバエッチングの
マージンが更に大きいので、負荷用トランジスタの活性
層と電源線とが更に安定的に接続されている。
【図１】本発明の第１参考例の側断面図である。
【図２】第１実施例の側断面図である。
【図３】第２実施例の側断面図である。
【図４】第２参考例の側断面図である。
【図５】第３参考例の側断面図である。
【図６】本発明を適用し得る完全ＣＭＯＳ型ＳＲＡＭの
メモリセルの等価回路図である。
メモリセルの等価回路図である。
【図７】積層ＣＭＯＳ型ＳＲＡＭのメモリセルの側断面
図である。
図である。
【図８】本発明の一従来例の側断面図である。
１４ ＰＭＯＳトランジスタ １５ ＰＭＯＳトランジスタ ２２ 電源線 ４３ 多結晶Ｓｉ薄膜 ５７ Ｐ+ 拡散層 ６２ 多結晶Ｓｉ膜 ６４ コンタクト孔
Claims (2)
- 【請求項１】 第１導電型チャネルの一対の駆動用トラ
ンジスタと第２導電型チャネルの一対の負荷用トランジ
スタとで形成されたフリップフロップを用いてメモリセ
ルが構成されており、 半導体薄膜が前記負荷用トランジスタの活性層になって
おり、 前記半導体薄膜よりも上層に電源線が形成されている半
導体メモリ装置において、 前記半導体薄膜よりも下層の第２導電型の導電層と前記
半導体薄膜とが第１のコンタクト孔を介して接続されて
おり、前記導電層及び 前記半導体薄膜と前記電源線とを夫々接
続するための第２及び第３のコンタクト孔が設けられて
いる半導体メモリ装置。 - 【請求項２】 第１導電型チャネルの一対の駆動用トラ
ンジスタと第２導電型チャネルの一対の負荷用トランジ
スタとで形成されたフリップフロップを用いてメモリセ
ルが構成されており、 半導体薄膜が前記負荷用トランジスタの活性層になって
おり、 前記半導体薄膜よりも上層に電源線が形成されている半
導体メモリ装置において、 前記半導体薄膜よりも下層の第２導電型の導電層と前記
半導体薄膜とが第１のコンタクト孔を介して接続されて
おり、 前記導電層及び前記半導体薄膜のうちの少なくとも前記
半導体薄膜と前記電源線とを接続するための第２のコン
タクト孔が前記第１のコンタクト孔上に重畳して設けら
れている半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29793091A JP3158564B2 (ja) | 1991-10-18 | 1991-10-18 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29793091A JP3158564B2 (ja) | 1991-10-18 | 1991-10-18 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110032A JPH05110032A (ja) | 1993-04-30 |
| JP3158564B2 true JP3158564B2 (ja) | 2001-04-23 |
Family
ID=17852934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29793091A Expired - Fee Related JP3158564B2 (ja) | 1991-10-18 | 1991-10-18 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3158564B2 (ja) |
-
1991
- 1991-10-18 JP JP29793091A patent/JP3158564B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05110032A (ja) | 1993-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |