JP3063179B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本願の発明は、積み上げＣＭＯＳ
型ＳＲＡＭと称されている半導体メモリ装置に関するも
のである。
型ＳＲＡＭと称されている半導体メモリ装置に関するも
のである。
【０００２】
【従来の技術】図３は、完全ＣＭＯＳ型ＳＲＡＭのメモ
リセルの等価回路を示している。このメモリセルのフリ
ップフロップ１１は駆動用のＮＭＯＳトランジスタ１
２、１３と負荷用のＰＭＯＳトランジスタ１４、１５と
から成っており、このフリップフロップ１１と転送用の
ＮＭＯＳトランジスタ１６、１７とでメモリセルが構成
されている。
リセルの等価回路を示している。このメモリセルのフリ
ップフロップ１１は駆動用のＮＭＯＳトランジスタ１
２、１３と負荷用のＰＭＯＳトランジスタ１４、１５と
から成っており、このフリップフロップ１１と転送用の
ＮＭＯＳトランジスタ１６、１７とでメモリセルが構成
されている。
【０００３】ＮＭＯＳトランジスタ１２、１３のソース
領域には接地線２１が接続されており、ＰＭＯＳトラン
ジスタ１４、１５のソース領域には電源線２２が接続さ
れている。また、ワード線２３がＮＭＯＳトランジスタ
１６、１７のゲート電極になっており、これらのＮＭＯ
Ｓトランジスタ１６、１７の各々の一方のソース・ドレ
イン領域に真補のビット線２４、２５が接続されてい
る。
領域には接地線２１が接続されており、ＰＭＯＳトラン
ジスタ１４、１５のソース領域には電源線２２が接続さ
れている。また、ワード線２３がＮＭＯＳトランジスタ
１６、１７のゲート電極になっており、これらのＮＭＯ
Ｓトランジスタ１６、１７の各々の一方のソース・ドレ
イン領域に真補のビット線２４、２５が接続されてい
る。
【０００４】図４は、この様な完全ＣＭＯＳ型ＳＲＡＭ
のうちで、ＰＭＯＳトランジスタ１４、１５を多結晶Ｓ
ｉ薄膜トランジスタで構成し、且つこれらのＰＭＯＳト
ランジスタ１４、１５をＮＭＯＳトランジスタ１２、１
３上に積み上げることによって、メモリセル面積を抵抗
負荷型ＳＲＡＭ並みに縮小した積み上げＣＭＯＳ型ＳＲ
ＡＭの一従来例を示している（例えば、「Ｓｙｍｐｏｓ
ｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ（１９
９０）」Ｐ．１９〜２０）。
のうちで、ＰＭＯＳトランジスタ１４、１５を多結晶Ｓ
ｉ薄膜トランジスタで構成し、且つこれらのＰＭＯＳト
ランジスタ１４、１５をＮＭＯＳトランジスタ１２、１
３上に積み上げることによって、メモリセル面積を抵抗
負荷型ＳＲＡＭ並みに縮小した積み上げＣＭＯＳ型ＳＲ
ＡＭの一従来例を示している（例えば、「Ｓｙｍｐｏｓ
ｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ（１９
９０）」Ｐ．１９〜２０）。
【０００５】この一従来例では、ＮＭＯＳトランジスタ
１２、１３、１６、１７のソース・ドレイン領域になっ
ているＮ+ 拡散層２６ａ〜２６ｇが、半導体基板の活性
領域中に形成されている。半導体基板上の絶縁膜（図示
せず）上には、ＮＭＯＳトランジスタ１２、１３のゲー
ト電極１２ａ、１３ａとワード線２３とが、第１層目の
ポリサイド層によって形成されている。
１２、１３、１６、１７のソース・ドレイン領域になっ
ているＮ+ 拡散層２６ａ〜２６ｇが、半導体基板の活性
領域中に形成されている。半導体基板上の絶縁膜（図示
せず）上には、ＮＭＯＳトランジスタ１２、１３のゲー
ト電極１２ａ、１３ａとワード線２３とが、第１層目の
ポリサイド層によって形成されている。
【０００６】半導体基板上の絶縁膜に形成されているコ
ンタクト孔（図示せず）を介して、ゲート電極１２ａが
Ｎ+ 拡散層２６ｄ、２６ｆにコンタクトしており、ゲー
ト電極１３ａがＮ+ 拡散層２６ｂにコンタクトしてい
る。
ンタクト孔（図示せず）を介して、ゲート電極１２ａが
Ｎ+ 拡散層２６ｄ、２６ｆにコンタクトしており、ゲー
ト電極１３ａがＮ+ 拡散層２６ｂにコンタクトしてい
る。
【０００７】ゲート電極１２ａ、１３ａ、ワード線２３
及び半導体基板の表面は層間絶縁膜（図示せず）に覆わ
れており、この層間絶縁膜上には、電源線２２とこの電
源線２２に連なっているＰＭＯＳトランジスタ１４、１
５の活性層２７、２８とが、第２層目の多結晶Ｓｉ層に
よって形成されている。
及び半導体基板の表面は層間絶縁膜（図示せず）に覆わ
れており、この層間絶縁膜上には、電源線２２とこの電
源線２２に連なっているＰＭＯＳトランジスタ１４、１
５の活性層２７、２８とが、第２層目の多結晶Ｓｉ層に
よって形成されている。
【０００８】活性層２７、２８のうちのドレイン領域２
７ａ、２８ａは、その下層の層間絶縁膜に形成されてい
るコンタクト孔３１、３２を介して、ゲート電極１３
ａ、１２ａに夫々コンタクトしている。
７ａ、２８ａは、その下層の層間絶縁膜に形成されてい
るコンタクト孔３１、３２を介して、ゲート電極１３
ａ、１２ａに夫々コンタクトしている。
【０００９】電源線２２や活性層２７、２８等はゲート
絶縁膜（図示せず）に覆われており、このゲート絶縁膜
上には、ＰＭＯＳトランジスタ１４、１５のゲート電極
１４ａ、１５ａが、第３層目の多結晶Ｓｉ層によって形
成されている。
絶縁膜（図示せず）に覆われており、このゲート絶縁膜
上には、ＰＭＯＳトランジスタ１４、１５のゲート電極
１４ａ、１５ａが、第３層目の多結晶Ｓｉ層によって形
成されている。
【００１０】ゲート電極１４ａ、１５ａは、その下層の
ゲート絶縁膜に形成されているコンタクト孔３３、３４
を介して、ＰＭＯＳトランジスタ１５、１４のドレイン
領域２８ａ、２７ａに夫々コンタクトしている。
ゲート絶縁膜に形成されているコンタクト孔３３、３４
を介して、ＰＭＯＳトランジスタ１５、１４のドレイン
領域２８ａ、２７ａに夫々コンタクトしている。
【００１１】ゲート電極１４ａ、１５ａ等は層間絶縁膜
（図示せず）に覆われており、この層間絶縁膜上には、
接地線２１とワード線２３の分路３５と配線層３６、３
７とが、第１層目の金属層によって形成されている。
（図示せず）に覆われており、この層間絶縁膜上には、
接地線２１とワード線２３の分路３５と配線層３６、３
７とが、第１層目の金属層によって形成されている。
【００１２】接地線２１は、その下層の絶縁膜に形成さ
れているコンタクト孔３８、３９を介して、Ｎ+ 拡散層
２６ａ、２６ｃにコンタクトしている。分路３５は、所
定のメモリセル毎に、ワード線２３にコンタクトしてい
る。また配線層３６、３７は、その下層の絶縁膜に形成
されているコンタクト孔４１等を介して、Ｎ+ 拡散層２
６ｅ、２６ｇに夫々コンタクトしている。
れているコンタクト孔３８、３９を介して、Ｎ+ 拡散層
２６ａ、２６ｃにコンタクトしている。分路３５は、所
定のメモリセル毎に、ワード線２３にコンタクトしてい
る。また配線層３６、３７は、その下層の絶縁膜に形成
されているコンタクト孔４１等を介して、Ｎ+ 拡散層２
６ｅ、２６ｇに夫々コンタクトしている。
【００１３】接地線２１、分路３５及び配線層３６、３
７等は層間絶縁膜（図示せず）に覆われており、この層
間絶縁膜上には、ビット線２４、２５が、第２層目の金
属層によって形成されている。
７等は層間絶縁膜（図示せず）に覆われており、この層
間絶縁膜上には、ビット線２４、２５が、第２層目の金
属層によって形成されている。
【００１４】ビット線２４、２５は、その下層の層間絶
縁膜に形成されているコンタクト孔４２等を介して、ワ
ード線２３等の上層で配線層３６、３７に夫々コンタク
トしている。
縁膜に形成されているコンタクト孔４２等を介して、ワ
ード線２３等の上層で配線層３６、３７に夫々コンタク
トしている。
【００１５】ところで、積み上げＣＭＯＳ型ＳＲＡＭで
は、負荷用のＰＭＯＳトランジスタ１４、１５のオン／
オフ電流比を大きくすれば、メモリセルのデータ保持特
性を高めることができる。このため、ＰＭＯＳトランジ
スタ１４、１５の活性層２７、２８の膜厚を薄くして、
ＰＭＯＳトランジスタ１４、１５のオフ電流を減少させ
ることが考えられる。
は、負荷用のＰＭＯＳトランジスタ１４、１５のオン／
オフ電流比を大きくすれば、メモリセルのデータ保持特
性を高めることができる。このため、ＰＭＯＳトランジ
スタ１４、１５の活性層２７、２８の膜厚を薄くして、
ＰＭＯＳトランジスタ１４、１５のオフ電流を減少させ
ることが考えられる。
【００１６】
【発明が解決しようとする課題】しかし、図４に示した
一従来例では、活性層２７、２８と電源線２２とが共に
第２層目の多結晶Ｓｉ層によって形成されており、活性
層２７、２８の膜厚を薄くすると、電源線２２の膜厚も
薄くなる。この結果、ＰＭＯＳトランジスタ１４、１５
のオン電流も減少し、結局、ＰＭＯＳトランジスタ１
４、１５のオン／オフ電流比を大きくすることができな
い。
一従来例では、活性層２７、２８と電源線２２とが共に
第２層目の多結晶Ｓｉ層によって形成されており、活性
層２７、２８の膜厚を薄くすると、電源線２２の膜厚も
薄くなる。この結果、ＰＭＯＳトランジスタ１４、１５
のオン電流も減少し、結局、ＰＭＯＳトランジスタ１
４、１５のオン／オフ電流比を大きくすることができな
い。
【００１７】
【課題を解決するための手段】請求項１の半導体メモリ
装置では、負荷用トランジスタ１４、１５のゲート電極
１４ａ、１５ａと同一層の導電層が電源線２２の分路４
５になっている。
装置では、負荷用トランジスタ１４、１５のゲート電極
１４ａ、１５ａと同一層の導電層が電源線２２の分路４
５になっている。
【００１８】請求項２の半導体メモリ装置では、電源線
２２と分路４５とのうちの一方を貫通するコンタクト孔
５４を介して他方が給電線５３にコンタクトしている。
２２と分路４５とのうちの一方を貫通するコンタクト孔
５４を介して他方が給電線５３にコンタクトしている。
【００１９】
【作用】請求項１の半導体メモリ装置では、半導体薄膜
のうちで負荷用トランジスタ１４、１５のソース領域側
である電源線２２に分路４５が設けられているので、負
荷用トランジスタ１４、１５のオフ電流を減少させるた
めに半導体薄膜を薄くしても、電源線２２の抵抗の増大
が抑制される。従って、負荷用トランジスタ１４、１５
のオン電流の減少も抑制され、負荷用トランジスタ１
４、１５のオン／オフ電流比を大きくすることができ
る。
のうちで負荷用トランジスタ１４、１５のソース領域側
である電源線２２に分路４５が設けられているので、負
荷用トランジスタ１４、１５のオフ電流を減少させるた
めに半導体薄膜を薄くしても、電源線２２の抵抗の増大
が抑制される。従って、負荷用トランジスタ１４、１５
のオン電流の減少も抑制され、負荷用トランジスタ１
４、１５のオン／オフ電流比を大きくすることができ
る。
【００２０】しかも、電源線２２の分路４５を形成して
いる導電層は負荷用トランジスタ１４、１５のゲート電
極１４ａ、１５ａの形成にも用いられているので、分路
４５を形成するために余分の工程を必要としない。
いる導電層は負荷用トランジスタ１４、１５のゲート電
極１４ａ、１５ａの形成にも用いられているので、分路
４５を形成するために余分の工程を必要としない。
【００２１】請求項２の半導体メモリ装置では、給電線
５３用のコンタクト孔５４の開孔に際して、電源線２２
と分路４５とのうちの上側の層が下側の層に対する緩衝
層になる。このため、これらの層が薄くても、下側の層
は貫通しない様なエッチングが可能である。従って、単
一のコンタクト孔５４のみで接続が可能であり、接続部
の面積が小さくてよい。
５３用のコンタクト孔５４の開孔に際して、電源線２２
と分路４５とのうちの上側の層が下側の層に対する緩衝
層になる。このため、これらの層が薄くても、下側の層
は貫通しない様なエッチングが可能である。従って、単
一のコンタクト孔５４のみで接続が可能であり、接続部
の面積が小さくてよい。
【００２２】
【実施例】以下、本願の発明の一実施例を図１〜３を参
照しながら説明するが、図４に示した一従来例と同一の
構成部分には同一の符号を付して適宜その説明を省略す
る。
照しながら説明するが、図４に示した一従来例と同一の
構成部分には同一の符号を付して適宜その説明を省略す
る。
【００２３】本実施例も、フリップフロップ１１の駆動
用のＮＭＯＳトランジスタ１２、１３と転送用のＮＭＯ
Ｓトランジスタ１６、１７とについては、上述の一従来
例と実質的に同様の構成を有している。
用のＮＭＯＳトランジスタ１２、１３と転送用のＮＭＯ
Ｓトランジスタ１６、１７とについては、上述の一従来
例と実質的に同様の構成を有している。
【００２４】しかし本実施例では、接地線２１と配線層
４３とが、第２層目のポリサイド層によって形成されて
いる。配線層４３は、その下層の層間絶縁膜に形成され
ているコンタクト孔４４を介して、ゲート電極１２ａに
コンタクトしている。
４３とが、第２層目のポリサイド層によって形成されて
いる。配線層４３は、その下層の層間絶縁膜に形成され
ているコンタクト孔４４を介して、ゲート電極１２ａに
コンタクトしている。
【００２５】ＰＭＯＳトランジスタ１４、１５のゲート
電極１４ａ、１５ａと電源線２２の分路４５とが、１０
００Å程度の膜厚の第３層目の多結晶Ｓｉ層によって形
成されている。ゲート電極１４ａ、１５ａは、その下層
の層間絶縁膜に形成されているコンタクト孔４６、４７
を介して、配線層４３及びゲート電極１３ａに夫々コン
タクトしている。
電極１４ａ、１５ａと電源線２２の分路４５とが、１０
００Å程度の膜厚の第３層目の多結晶Ｓｉ層によって形
成されている。ゲート電極１４ａ、１５ａは、その下層
の層間絶縁膜に形成されているコンタクト孔４６、４７
を介して、配線層４３及びゲート電極１３ａに夫々コン
タクトしている。
【００２６】なお、ゲート電極１４ａ、１５ａには、閾
値電圧等の制御性を高めるために、Ｎ型不純物がドープ
されている。また、分路４５には、Ｐ型不純物がドープ
されている電源線２２とのコンタクト部でＰＮ接合を形
成しない様に、Ｐ型不純物がドープされている。
値電圧等の制御性を高めるために、Ｎ型不純物がドープ
されている。また、分路４５には、Ｐ型不純物がドープ
されている電源線２２とのコンタクト部でＰＮ接合を形
成しない様に、Ｐ型不純物がドープされている。
【００２７】電源線２２とこの電源線２２に連なってい
るＰＭＯＳトランジスタ１４、１５の活性層２７、２８
とは、２００Å程度の膜厚の第４層目の多結晶Ｓｉ層に
よって形成されている。
るＰＭＯＳトランジスタ１４、１５の活性層２７、２８
とは、２００Å程度の膜厚の第４層目の多結晶Ｓｉ層に
よって形成されている。
【００２８】活性層２７、２８のうちのドレイン領域２
７ａ、２８ａは、その下層の絶縁膜に形成されているコ
ンタクト孔５１、５２を介して、ゲート電極１５ａ及び
配線層４３に夫々コンタクトしている。また電源線２２
は、１６セルか３２セル毎に、分路４５にコンタクトし
ている。
７ａ、２８ａは、その下層の絶縁膜に形成されているコ
ンタクト孔５１、５２を介して、ゲート電極１５ａ及び
配線層４３に夫々コンタクトしている。また電源線２２
は、１６セルか３２セル毎に、分路４５にコンタクトし
ている。
【００２９】ビット線２４、２５はＡｌ層によって形成
されており、コンタクト孔４１等を介してＮ+ 拡散層２
６ｅ、２６ｇに夫々直接にコンタクトしている。
されており、コンタクト孔４１等を介してＮ+ 拡散層２
６ｅ、２６ｇに夫々直接にコンタクトしている。
【００３０】また、メモリセルアレイのブロックの端部
には、図２（Ａ）または（Ｂ）に示す様に、給電線５３
がＡｌ層によって形成されている。図２（Ａ）及び
（Ｂ）の何れの場合においても、電源線２２を貫通する
コンタクト孔５４を介して給電線５３が分路４５にコン
タクトしており、電源線２２と分路４５とはコンタクト
孔５５、５６等を介して互いにコンタクトしている。
には、図２（Ａ）または（Ｂ）に示す様に、給電線５３
がＡｌ層によって形成されている。図２（Ａ）及び
（Ｂ）の何れの場合においても、電源線２２を貫通する
コンタクト孔５４を介して給電線５３が分路４５にコン
タクトしており、電源線２２と分路４５とはコンタクト
孔５５、５６等を介して互いにコンタクトしている。
【００３１】この様な本実施例では、図２（Ａ）及び
（Ｂ）の何れの場合においても、コンタクト孔５４の開
孔に際して、電源線２２がエッチングの緩衝層になる。
この結果、分路４５の過剰なエッチングが防止されて、
コンタクト孔５４が分路４５を貫通することはない。
（Ｂ）の何れの場合においても、コンタクト孔５４の開
孔に際して、電源線２２がエッチングの緩衝層になる。
この結果、分路４５の過剰なエッチングが防止されて、
コンタクト孔５４が分路４５を貫通することはない。
【００３２】これに対して、分路４５に対して直接にコ
ンタクト孔５４を開孔しようとすると、分路４５の膜厚
が既述の様に１０００Å程度と薄いので、コンタクト孔
５４が分路４５を貫通するおそれがある。また、電源線
２２の膜厚は既述の様に２００Å程度であるので、この
電源線２２に対して直接にコンタクト孔５４を開孔する
ことは更に困難である。
ンタクト孔５４を開孔しようとすると、分路４５の膜厚
が既述の様に１０００Å程度と薄いので、コンタクト孔
５４が分路４５を貫通するおそれがある。また、電源線
２２の膜厚は既述の様に２００Å程度であるので、この
電源線２２に対して直接にコンタクト孔５４を開孔する
ことは更に困難である。
【００３３】一方、この様なコンタクト孔５４の開孔の
困難性を克服するために、半導体基板のＰ+ 拡散層（図
示せず）を介して分路４５または電源線２２と給電線５
３とを接続する方法も考えられる。しかし、この方法で
は、Ｐウェルに対して広い分離幅が必要であるので、接
続部の面積が大きくなる。
困難性を克服するために、半導体基板のＰ+ 拡散層（図
示せず）を介して分路４５または電源線２２と給電線５
３とを接続する方法も考えられる。しかし、この方法で
は、Ｐウェルに対して広い分離幅が必要であるので、接
続部の面積が大きくなる。
【００３４】しかし、本実施例では、上述の様に分路４
５に対してコンタクト孔５４を開孔することができるの
で、接続部の面積が小さくてよい。
５に対してコンタクト孔５４を開孔することができるの
で、接続部の面積が小さくてよい。
【００３５】
【発明の効果】請求項１の半導体メモリ装置では、負荷
用トランジスタのオン／オフ電流比を大きくすることが
でき、しかも分路を形成するために余分の工程を必要と
しないので、製造工程を増加させることなくデータ保持
特性を高めることができる。
用トランジスタのオン／オフ電流比を大きくすることが
でき、しかも分路を形成するために余分の工程を必要と
しないので、製造工程を増加させることなくデータ保持
特性を高めることができる。
【００３６】請求項２の半導体メモリ装置では、電源線
及びその分路に対する給電線の接続部の面積が小さくて
よいので、高集積化が可能である。
及びその分路に対する給電線の接続部の面積が小さくて
よいので、高集積化が可能である。
【図１】本願の発明の一実施例におけるメモリセルの平
面図である。
面図である。
【図２】一実施例の要部の側断面図である。
【図３】本願の発明を適用し得る完全ＣＭＯＳ型ＳＲＡ
Ｍのメモリセルの等価回路図である。
Ｍのメモリセルの等価回路図である。
【図４】本願の発明の一従来例におけるメモリセルの平
面図である。
面図である。
１４ ＰＭＯＳトランジスタ １４ａ ゲート電極 １５ ＰＭＯＳトランジスタ １５ａ ゲート電極 ２２ 電源線 ４５ 分路 ５３ 給電線 ５４ コンタクト孔
Claims (2)
- 【請求項１】第１導電型チャネルの一対の駆動用トラン
ジスタと第２導電型チャネルの一対の負荷用トランジス
タとで形成されたフリップフロップを用いてメモリセル
が構成されており、前記負荷用トランジスタの活性層が
半導体薄膜によって形成されており、前記半導体薄膜の
うちで前記負荷用トランジスタのソース領域側が電源線
になっている半導体メモリ装置において、前記負荷用ト
ランジスタのゲート電極と同一層の導電層が前記電源線
の分路になっている半導体メモリ装置。 - 【請求項２】前記電源線と前記分路とのうちの一方を貫
通するコンタクト孔を介して他方が給電線にコンタクト
している請求項１記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018385A JP3063179B2 (ja) | 1991-01-18 | 1991-01-18 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018385A JP3063179B2 (ja) | 1991-01-18 | 1991-01-18 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04236460A JPH04236460A (ja) | 1992-08-25 |
| JP3063179B2 true JP3063179B2 (ja) | 2000-07-12 |
Family
ID=11970253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3018385A Expired - Fee Related JP3063179B2 (ja) | 1991-01-18 | 1991-01-18 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063179B2 (ja) |
-
1991
- 1991-01-18 JP JP3018385A patent/JP3063179B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04236460A (ja) | 1992-08-25 |
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