JP2586806B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にＳＲＡＭに関する。
特にＳＲＡＭに関する。
【０００２】
【従来の技術】シリコン基板に形成されるＳＲＡＭは、
高密度化，大容量化，低消費電力化の一途を辿ってい
る。大容量のＳＲＡＭでは、多くの素子を１チップ上に
形成する必要があるため、メモリセルのセルサイズの縮
小が最優先にされている。また、低消費電力が要求され
る場合には、ＣＭＯＳ型のメモリセルが用いられる。
高密度化，大容量化，低消費電力化の一途を辿ってい
る。大容量のＳＲＡＭでは、多くの素子を１チップ上に
形成する必要があるため、メモリセルのセルサイズの縮
小が最優先にされている。また、低消費電力が要求され
る場合には、ＣＭＯＳ型のメモリセルが用いられる。
【０００３】ＳＲＡＭのメモリセルの回路図である図３
を参照すると、ＣＭＯＳ型のメモリセルからなるＳＲＡ
Ｍは、第１のＮチャネルＭＯＳトランジスタ（ＴN1）お
よび第１のＰチャネルＭＯＳトランジスタ（ＴP1）から
なる第１のＣＭＯＳインバートと第２のＮチャネルＭＯ
Ｓトランジスタ（ＴN2）および第２のＰチャネルＭＯＳ
トランジスタ（ＴP2）からなる第２のＣＭＯＳインバー
トと第１の転送トランジスタ（ＴT1）と第２の転送トラ
ンジスタ（ＴT2）とからなり、第１，第２のＣＭＯＳイ
ンバータはフリップ・フロップ結合されている。ＴN1お
よびＴN2のソース領域はそれぞれ接地配線に接続され、
ＴP1およびＴP2のソース領域はそれぞれ電源配線
（ＶDD）に接続され、ＴT1およびＴT2のゲート電極はワ
ード線（Ｗ）に接続され、ＴT1およびＴT2のソース，ド
レイン領域の一方はそれぞれビット線（Ｂ−１）および
ビット線（Ｂ−２）に接続されている。
を参照すると、ＣＭＯＳ型のメモリセルからなるＳＲＡ
Ｍは、第１のＮチャネルＭＯＳトランジスタ（ＴN1）お
よび第１のＰチャネルＭＯＳトランジスタ（ＴP1）から
なる第１のＣＭＯＳインバートと第２のＮチャネルＭＯ
Ｓトランジスタ（ＴN2）および第２のＰチャネルＭＯＳ
トランジスタ（ＴP2）からなる第２のＣＭＯＳインバー
トと第１の転送トランジスタ（ＴT1）と第２の転送トラ
ンジスタ（ＴT2）とからなり、第１，第２のＣＭＯＳイ
ンバータはフリップ・フロップ結合されている。ＴN1お
よびＴN2のソース領域はそれぞれ接地配線に接続され、
ＴP1およびＴP2のソース領域はそれぞれ電源配線
（ＶDD）に接続され、ＴT1およびＴT2のゲート電極はワ
ード線（Ｗ）に接続され、ＴT1およびＴT2のソース，ド
レイン領域の一方はそれぞれビット線（Ｂ−１）および
ビット線（Ｂ−２）に接続されている。
【０００４】第１のノード（Ｎ1 ）によりＴN1およびＴ
P1のドレイン領域が接続されてなる第１のＣＭＯＳイン
バータの出力端子とＴN2およびＴP2のゲート電極が接続
されてなる第２のＣＭＯＳインバータの入力端子とＴT1
のソース，ドレイン領域の他方とが接続され、第２のノ
ード（Ｎ2 ）によりＴN2およびＴP2のドレイン領域が接
続されてなる第２のＣＭＯＳインバータの出力端子とＴ
N1およびＴP1のゲート電極が接続されてなる第１のＣＭ
ＯＳインバータの入力端子とＴT2のソース，ドレイン領
域の他方とが接続される。
P1のドレイン領域が接続されてなる第１のＣＭＯＳイン
バータの出力端子とＴN2およびＴP2のゲート電極が接続
されてなる第２のＣＭＯＳインバータの入力端子とＴT1
のソース，ドレイン領域の他方とが接続され、第２のノ
ード（Ｎ2 ）によりＴN2およびＴP2のドレイン領域が接
続されてなる第２のＣＭＯＳインバータの出力端子とＴ
N1およびＴP1のゲート電極が接続されてなる第１のＣＭ
ＯＳインバータの入力端子とＴT2のソース，ドレイン領
域の他方とが接続される。
【０００５】最近のＣＭＯＳ型のメモリセルでは、セル
サイズを縮小を最優先にする方法として、ＣＭＯＳイン
バータのＰチャネルＭＯＳトランジスタ（ＴP1，ＴP2）
が薄膜トランジスタ（ＴＦＴ）で構成されている。この
ＴＦＴは、シリコン基板表面に設けられたＮチャネルＭ
ＯＳトランジスタ（ＴN1，ＴN2，ＴT1，ＴT2）を覆う層
間絶縁膜の表面に、形成される。
サイズを縮小を最優先にする方法として、ＣＭＯＳイン
バータのＰチャネルＭＯＳトランジスタ（ＴP1，ＴP2）
が薄膜トランジスタ（ＴＦＴ）で構成されている。この
ＴＦＴは、シリコン基板表面に設けられたＮチャネルＭ
ＯＳトランジスタ（ＴN1，ＴN2，ＴT1，ＴT2）を覆う層
間絶縁膜の表面に、形成される。
【０００６】半導体装置の断面図である図４を参照する
と、このようなＣＭＯＳ型のメモリセルからなるＳＲＡ
Ｍは、例えばＮ1 に関連した部分での構造が以下のよう
になっている。
と、このようなＣＭＯＳ型のメモリセルからなるＳＲＡ
Ｍは、例えばＮ1 に関連した部分での構造が以下のよう
になっている。
【０００７】Ｐ型シリコン基板２０１表面のフィールド
酸化膜２０２で区画された領域には、ＴN1，ＴN2，
ＴT1，ＴT2が設けられている。ＴT1は、Ｐ型シリコン基
板２０１表面に設けられたＮ+ 拡散層２０８ａｃ，２０
８ａｄと、Ｐ型シリコン基板２０１表面に設けられた第
１のゲート絶縁膜であるゲート酸化膜２０３を介してＰ
型シリコン基板２０１上に設けられたワード線を兼ねた
ゲート電極２０６とから構成されている。Ｎ+ 拡散層２
０８ａｄはビット線に接続されている。Ｎ+ 拡散層２０
８ａｃは、ＴN1のドレイン領域であるＮ+ 拡散層に接続
され、ダイレクト・コンタクト孔２０４を介してＴN2の
ゲート電極２０５ｂが延在された部分に直接に接続され
ている。ゲート電極２０５ｂ，２０６の側面には、絶縁
膜からなるスペーサ２０７が設けられている。
酸化膜２０２で区画された領域には、ＴN1，ＴN2，
ＴT1，ＴT2が設けられている。ＴT1は、Ｐ型シリコン基
板２０１表面に設けられたＮ+ 拡散層２０８ａｃ，２０
８ａｄと、Ｐ型シリコン基板２０１表面に設けられた第
１のゲート絶縁膜であるゲート酸化膜２０３を介してＰ
型シリコン基板２０１上に設けられたワード線を兼ねた
ゲート電極２０６とから構成されている。Ｎ+ 拡散層２
０８ａｄはビット線に接続されている。Ｎ+ 拡散層２０
８ａｃは、ＴN1のドレイン領域であるＮ+ 拡散層に接続
され、ダイレクト・コンタクト孔２０４を介してＴN2の
ゲート電極２０５ｂが延在された部分に直接に接続され
ている。ゲート電極２０５ｂ，２０６の側面には、絶縁
膜からなるスペーサ２０７が設けられている。
【０００８】ＴN1，ＴN2，ＴT1，ＴT2は、層間絶縁膜２
０９により覆われている。層間絶縁膜２０９には、ゲー
ト電極２０５ｂに達するコンタクト孔２１０ａが設けら
れている。このコンタクト孔２１０ａを介して、層間絶
縁膜２０９表面に設けられたＴP2のゲート電極２１５ｂ
が、ゲート電極２０５ｂに直接に接続されている。ゲー
ト電極２１５ｂを含めて層間絶縁膜２０９表面は、第２
のゲート絶縁膜２１３により覆われている。ゲート電極
２１５ｂを覆う部分のゲート絶縁膜２１３に設けられた
開口部２１４を介して、多結晶シリコン膜２１７ａに設
けられたＴP1のドレイン領域となるＰ+ 領域２１８ａｂ
が、ゲート電極２１５ｂに直接に接続されている。
０９により覆われている。層間絶縁膜２０９には、ゲー
ト電極２０５ｂに達するコンタクト孔２１０ａが設けら
れている。このコンタクト孔２１０ａを介して、層間絶
縁膜２０９表面に設けられたＴP2のゲート電極２１５ｂ
が、ゲート電極２０５ｂに直接に接続されている。ゲー
ト電極２１５ｂを含めて層間絶縁膜２０９表面は、第２
のゲート絶縁膜２１３により覆われている。ゲート電極
２１５ｂを覆う部分のゲート絶縁膜２１３に設けられた
開口部２１４を介して、多結晶シリコン膜２１７ａに設
けられたＴP1のドレイン領域となるＰ+ 領域２１８ａｂ
が、ゲート電極２１５ｂに直接に接続されている。
【０００９】
【発明が解決しようとする課題】図４に示したＳＲＡＭ
では、（例えば第１の）ノードを構成するために３つの
接続孔（ダイレント・コンタクト孔２０４，コンタクト
孔２１０ａおよび開口部２１４）が必要である。これら
の接続孔にはそれぞれアライメント・マージンが必要で
あることから、このような構成のノードの占有面積は縮
小することが困難であり、ひいては、セル・サイズの縮
小を制約することになる。
では、（例えば第１の）ノードを構成するために３つの
接続孔（ダイレント・コンタクト孔２０４，コンタクト
孔２１０ａおよび開口部２１４）が必要である。これら
の接続孔にはそれぞれアライメント・マージンが必要で
あることから、このような構成のノードの占有面積は縮
小することが困難であり、ひいては、セル・サイズの縮
小を制約することになる。
【００１０】接続孔の種類を低減する方法も提案されて
いる。例えば、特開平３−２５４１４１号公報に開示さ
れた方法によると、半導体基板上に第１の絶縁膜，第１
の導電膜パターンおよび第２の絶縁膜を形成し、第２の
絶縁膜，第１の導電膜パターンおよび第１の絶縁膜を貫
通して半導体基板に達する開孔パターンを形成し、この
開孔パターンを介して半導体基板に接続される第２の導
電体膜パターンを形成している。
いる。例えば、特開平３−２５４１４１号公報に開示さ
れた方法によると、半導体基板上に第１の絶縁膜，第１
の導電膜パターンおよび第２の絶縁膜を形成し、第２の
絶縁膜，第１の導電膜パターンおよび第１の絶縁膜を貫
通して半導体基板に達する開孔パターンを形成し、この
開孔パターンを介して半導体基板に接続される第２の導
電体膜パターンを形成している。
【００１１】第１の絶縁膜，第１の導電体パターンがＮ
チャネルＭＯＳトランジスタのゲート絶縁膜，ゲート電
極であり、第２の絶縁膜を層間絶縁膜であると仮定し、
この公開公報に記載の方法をＣＭＯＳ型のメモリセルか
らなるＳＲＡＭへ適用を考えると、（上記公開公報では
半導体基板表面への拡散層を形成方法が明示されていな
いが）ゲート電極直下の一部にＮ+ 拡散層を設ける必要
がある。このＮ+ 拡散層をＮチャネルＭＯＳトランジス
タのゲート電極に自己整合的に形成することは不可能で
あるため、上記ゲート絶縁膜の形成前後にこの部分にこ
のＮ+ 拡散層を別途形成するとすれば、Ｎ+ 拡散層−Ｎ
+ 拡散層間隔およびＮ+ 拡散層−ゲート電極間隔等のマ
ージンが必要とたり、セル・サイズの縮小に対しては大
きな支障となる。
チャネルＭＯＳトランジスタのゲート絶縁膜，ゲート電
極であり、第２の絶縁膜を層間絶縁膜であると仮定し、
この公開公報に記載の方法をＣＭＯＳ型のメモリセルか
らなるＳＲＡＭへ適用を考えると、（上記公開公報では
半導体基板表面への拡散層を形成方法が明示されていな
いが）ゲート電極直下の一部にＮ+ 拡散層を設ける必要
がある。このＮ+ 拡散層をＮチャネルＭＯＳトランジス
タのゲート電極に自己整合的に形成することは不可能で
あるため、上記ゲート絶縁膜の形成前後にこの部分にこ
のＮ+ 拡散層を別途形成するとすれば、Ｎ+ 拡散層−Ｎ
+ 拡散層間隔およびＮ+ 拡散層−ゲート電極間隔等のマ
ージンが必要とたり、セル・サイズの縮小に対しては大
きな支障となる。
【００１２】さらに上記公開公報記載の方法には、Ｐチ
ャネル型のＴＦＴによる制約もある。ＴＦＴのゲート電
極が第２の導電体パターンとなる。上記Ｎ+ 拡散層とこ
のゲート電極とがＰ−Ｎ接合を形成しないようにするた
めに、このゲート電極はＰ+型多結晶シリコン膜を用い
ることができない。また、このＴＦＴがボトム・ゲート
型の場合には、このＴＦＴのゲート電極とこのＴＦＴの
（多結晶シリコン膜に設けられた）Ｐ+ 領域とを接続す
るためにこのＴＦＴのゲート絶縁膜に接続孔を別途設け
る必要があるため、さらにセル・サイズの縮小は困難に
なる。
ャネル型のＴＦＴによる制約もある。ＴＦＴのゲート電
極が第２の導電体パターンとなる。上記Ｎ+ 拡散層とこ
のゲート電極とがＰ−Ｎ接合を形成しないようにするた
めに、このゲート電極はＰ+型多結晶シリコン膜を用い
ることができない。また、このＴＦＴがボトム・ゲート
型の場合には、このＴＦＴのゲート電極とこのＴＦＴの
（多結晶シリコン膜に設けられた）Ｐ+ 領域とを接続す
るためにこのＴＦＴのゲート絶縁膜に接続孔を別途設け
る必要があるため、さらにセル・サイズの縮小は困難に
なる。
【００１３】したがって本発明の目的は、セル・サイズ
の縮小が容易な構造を有したＣＭＯＳ型のメモリセルか
らなるＳＲＡＭを提供することにある。
の縮小が容易な構造を有したＣＭＯＳ型のメモリセルか
らなるＳＲＡＭを提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１のＮチャネルＭＯＳトランジスタおよび第１の
ＰチャネルＭＯＳトランジスタからなる第１のＣＭＯＳ
インバータと、第２のＮチャネルＭＯＳトランジスタお
よび第２のＰチャネルＭＯＳトランジスタからなる第２
のＣＭＯＳインバータと、この第２のＣＭＯＳインバー
タの入力端子およびこの第１のＣＭＯＳインバータの出
力端子が接続されてなる第１のノードと、この第１のＣ
ＭＯＳインバータの入力端子およびこの第２のＣＭＯＳ
インバータの出力端子が接続されてなる第２のノード
と、ソース，ドレイン領域の一方がビット線に接続さ
れ，このソース，ドレイン領域の他方がこの第１のノー
ドに接続され，ワード線をゲート入力とする第１の転送
トランジスタと、ソース，ドレイン領域の一方がビット
線に接続され，このソース，ドレイン領域の他方がこの
第２のノードに接続され，ワード線をゲート入力とする
第２の転送トランジスタとからなるメモリセルを有する
ＳＲＡＭにおいて、上記第１のＮチャネルＭＯＳトラン
ジスタが、Ｐ型シリコン基板表面に設けられたソース，
ドレイン領域となる第１，第２のＮ型拡散層と、このＰ
型シリコン基板表面に設けられた第１のゲート絶縁膜を
介してＰ型シリコン基板上に設けられた第１のゲート電
極とからなることと、上記第２のＮチャネルＭＯＳトラ
ンジスタが、上記Ｐ型シリコン基板表面に設けられたソ
ース，ドレイン領域となる第３，第４のＮ型拡散層と、
このＰ型シリコン基板表面に設けられた第１のゲート絶
縁膜を介してＰ型シリコン基板上に設けられた第２のゲ
ート電極とからなることと、上記第１の転送トランジス
タが、上記Ｐ型シリコン基板表面に設けられた上記ビッ
ト線，上記第１のノードにそれぞれ接続される第５，第
６のＮ型拡散層と、このＰ型シリコン基板表面に設けら
れた第１のゲート絶縁膜を介してＰ型シリコン基板上に
設けられた第３のゲート電極とからなることと、上記第
２の転送トランジスタが、上記Ｐ型シリコン基板表面に
設けられた上記ビット線，上記第２のノードにそれぞれ
接続される第７，第８のＮ型拡散層と、このＰ型シリコ
ン基板表面に設けられた第１のゲート絶縁膜を介してＰ
型シリコン基板上に設けられた第３のゲート電極とから
なることと、上記第１のＰチャネルＭＯＳトランジスタ
が、ソース，ドレイン領域となる第１，第２のＰ型領域
を有する第１の多結晶シリコン膜および第２のゲート絶
縁膜および第４のゲート電極を有し、層間絶縁膜を介し
て上記Ｐ型シリコン基板上に設けられた薄膜トランジス
タからなることと、上記第２のＰチャネルＭＯＳトラン
ジスタが、ソース，ドレイン領域となる第３，第４のＰ
型領域を有する第２の多結晶シリコン膜および第２のゲ
ート絶縁膜および第５のゲート電極を有し、層間絶縁膜
を介して上記Ｐ型シリコン基板上に設けられた薄膜トラ
ンジスタからなることと、上記第１のノードが、上記第
２のＮ型拡散層および上記第６のＮ型拡散層に接続され
る上記第２のゲート電極直下の上記Ｐ型シリコン基板表
面に設けられた第９のＮ型拡散層と、上記第５のゲート
電極および上記第２のゲート絶縁膜および上記第１の多
結晶シリコン膜の上記第２のＰ型領域と上記層間絶縁膜
と上記第２のゲート電極と上記第１のゲート絶縁膜とを
貫通してこの第９のＮ型拡散層に達する第１のコンタク
ト孔と、この第１のコンタクト孔を充填する導電体膜と
からなることと、上記第２のノードが、上記第４のＮ型
拡散層および上記第８のＮ型拡散層に接続される上記第
１のゲート電極直下の上記Ｐ型シリコン基板表面に設け
られた第１０のＮ型拡散層と、上記第４のゲート電極お
よび上記第２のゲート絶縁膜および上記第２の多結晶シ
リコン膜の上記第４のＰ型領域と上記層間絶縁膜と上記
第１のゲート電極と上記第１のゲート絶縁膜とを貫通し
てこの第１０のＮ型拡散層に達する第２のコンタクト孔
と、この第２のコンタクト孔を充填する導電体膜とから
なることとを併せて特徴とする。
は、第１のＮチャネルＭＯＳトランジスタおよび第１の
ＰチャネルＭＯＳトランジスタからなる第１のＣＭＯＳ
インバータと、第２のＮチャネルＭＯＳトランジスタお
よび第２のＰチャネルＭＯＳトランジスタからなる第２
のＣＭＯＳインバータと、この第２のＣＭＯＳインバー
タの入力端子およびこの第１のＣＭＯＳインバータの出
力端子が接続されてなる第１のノードと、この第１のＣ
ＭＯＳインバータの入力端子およびこの第２のＣＭＯＳ
インバータの出力端子が接続されてなる第２のノード
と、ソース，ドレイン領域の一方がビット線に接続さ
れ，このソース，ドレイン領域の他方がこの第１のノー
ドに接続され，ワード線をゲート入力とする第１の転送
トランジスタと、ソース，ドレイン領域の一方がビット
線に接続され，このソース，ドレイン領域の他方がこの
第２のノードに接続され，ワード線をゲート入力とする
第２の転送トランジスタとからなるメモリセルを有する
ＳＲＡＭにおいて、上記第１のＮチャネルＭＯＳトラン
ジスタが、Ｐ型シリコン基板表面に設けられたソース，
ドレイン領域となる第１，第２のＮ型拡散層と、このＰ
型シリコン基板表面に設けられた第１のゲート絶縁膜を
介してＰ型シリコン基板上に設けられた第１のゲート電
極とからなることと、上記第２のＮチャネルＭＯＳトラ
ンジスタが、上記Ｐ型シリコン基板表面に設けられたソ
ース，ドレイン領域となる第３，第４のＮ型拡散層と、
このＰ型シリコン基板表面に設けられた第１のゲート絶
縁膜を介してＰ型シリコン基板上に設けられた第２のゲ
ート電極とからなることと、上記第１の転送トランジス
タが、上記Ｐ型シリコン基板表面に設けられた上記ビッ
ト線，上記第１のノードにそれぞれ接続される第５，第
６のＮ型拡散層と、このＰ型シリコン基板表面に設けら
れた第１のゲート絶縁膜を介してＰ型シリコン基板上に
設けられた第３のゲート電極とからなることと、上記第
２の転送トランジスタが、上記Ｐ型シリコン基板表面に
設けられた上記ビット線，上記第２のノードにそれぞれ
接続される第７，第８のＮ型拡散層と、このＰ型シリコ
ン基板表面に設けられた第１のゲート絶縁膜を介してＰ
型シリコン基板上に設けられた第３のゲート電極とから
なることと、上記第１のＰチャネルＭＯＳトランジスタ
が、ソース，ドレイン領域となる第１，第２のＰ型領域
を有する第１の多結晶シリコン膜および第２のゲート絶
縁膜および第４のゲート電極を有し、層間絶縁膜を介し
て上記Ｐ型シリコン基板上に設けられた薄膜トランジス
タからなることと、上記第２のＰチャネルＭＯＳトラン
ジスタが、ソース，ドレイン領域となる第３，第４のＰ
型領域を有する第２の多結晶シリコン膜および第２のゲ
ート絶縁膜および第５のゲート電極を有し、層間絶縁膜
を介して上記Ｐ型シリコン基板上に設けられた薄膜トラ
ンジスタからなることと、上記第１のノードが、上記第
２のＮ型拡散層および上記第６のＮ型拡散層に接続され
る上記第２のゲート電極直下の上記Ｐ型シリコン基板表
面に設けられた第９のＮ型拡散層と、上記第５のゲート
電極および上記第２のゲート絶縁膜および上記第１の多
結晶シリコン膜の上記第２のＰ型領域と上記層間絶縁膜
と上記第２のゲート電極と上記第１のゲート絶縁膜とを
貫通してこの第９のＮ型拡散層に達する第１のコンタク
ト孔と、この第１のコンタクト孔を充填する導電体膜と
からなることと、上記第２のノードが、上記第４のＮ型
拡散層および上記第８のＮ型拡散層に接続される上記第
１のゲート電極直下の上記Ｐ型シリコン基板表面に設け
られた第１０のＮ型拡散層と、上記第４のゲート電極お
よび上記第２のゲート絶縁膜および上記第２の多結晶シ
リコン膜の上記第４のＰ型領域と上記層間絶縁膜と上記
第１のゲート電極と上記第１のゲート絶縁膜とを貫通し
てこの第１０のＮ型拡散層に達する第２のコンタクト孔
と、この第２のコンタクト孔を充填する導電体膜とから
なることとを併せて特徴とする。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１６】ＣＭＯＳ型のメモリセルからなるＳＲＡＭ
のＮチャネルＭＯＳトランジスタの平面図である図１
（ａ）とＰチャネル型のＴＦＴを有するＣＭＯＳ型のメ
モリセルからなるＳＲＡＭの平面図である図１（ｂ）と
（図１（ａ）および）図１（ｂ）のＸＸ線での断面図で
ある図１（ｃ）とを参照すると、本発明の一実施例のＳ
ＲＡＭのメモリ・セルは、以下のように構成されてい
る。なお、理解を容易にするために、図１（ａ）のＮ+
拡散層には斜め左下りのハッチングを施し、図１（ｂ）
のＰ+ 領域には斜め右下りのハッチングを施してある。
のＮチャネルＭＯＳトランジスタの平面図である図１
（ａ）とＰチャネル型のＴＦＴを有するＣＭＯＳ型のメ
モリセルからなるＳＲＡＭの平面図である図１（ｂ）と
（図１（ａ）および）図１（ｂ）のＸＸ線での断面図で
ある図１（ｃ）とを参照すると、本発明の一実施例のＳ
ＲＡＭのメモリ・セルは、以下のように構成されてい
る。なお、理解を容易にするために、図１（ａ）のＮ+
拡散層には斜め左下りのハッチングを施し、図１（ｂ）
のＰ+ 領域には斜め右下りのハッチングを施してある。
【００１７】Ｐ型シリコン基板１０１表面のフィールド
酸化膜１０２で区画された領域には、第１，第２のＮチ
ャネルＭＯＳトランジスタと（ＮチャネルＭＯＳトラン
ジスタからなる）第１，第２の転送トランジスタとが設
けられている。第１のＮチャネルＭＯＳトランジスタ
は、ソース，ドレイン領域であるＰ型シリコン基板１０
１表面に設けられたＮ+ 拡散層１０８ａａ，１０８ａｂ
と、Ｐ型シリコン基板１０１表面に設けられた第１のゲ
ート絶縁膜であるゲート酸化膜１０３を介してＰ型シリ
コン基板１０１上に設けられた第１のゲート電極１０５
ａとから構成されている。第２のＮチャネルＭＯＳトラ
ンジスタは、ソース，ドレイン領域であるＰ型シリコン
基板１０１表面に設けられたＮ+ 拡散層１０８ｂａ，１
０８ｂｂと、Ｐ型シリコン基板１０１表面に設けられた
第１のゲート絶縁膜であるゲート酸化膜１０３を介して
Ｐ型シリコン基板１０１上に設けられた第２のゲート電
極１０５ｂとから構成されている。第１の転送トランジ
スタは、Ｐ型シリコン基板１０１表面に設けられたＮ+
拡散層１０８ａｃ，１０８ａｄと、Ｐ型シリコン基板１
０１表面に設けられた第１のゲート絶縁膜であるゲート
酸化膜１０３を介してＰ型シリコン基板１０１上に設け
られたワード線を兼ねた第３のゲート電極であるゲート
電極１０６とから構成されている。第２の転送トランジ
スタは、Ｐ型シリコン基板１０１表面に設けられたＮ+
拡散層１０８ｂｃ，１０８ｂｄと、Ｐ型シリコン基板１
０１表面に設けられた第１のゲート絶縁膜であるゲート
酸化膜１０３を介してＰ型シリコン基板１０１上に設け
られたゲート電極１０６とから構成されている。
酸化膜１０２で区画された領域には、第１，第２のＮチ
ャネルＭＯＳトランジスタと（ＮチャネルＭＯＳトラン
ジスタからなる）第１，第２の転送トランジスタとが設
けられている。第１のＮチャネルＭＯＳトランジスタ
は、ソース，ドレイン領域であるＰ型シリコン基板１０
１表面に設けられたＮ+ 拡散層１０８ａａ，１０８ａｂ
と、Ｐ型シリコン基板１０１表面に設けられた第１のゲ
ート絶縁膜であるゲート酸化膜１０３を介してＰ型シリ
コン基板１０１上に設けられた第１のゲート電極１０５
ａとから構成されている。第２のＮチャネルＭＯＳトラ
ンジスタは、ソース，ドレイン領域であるＰ型シリコン
基板１０１表面に設けられたＮ+ 拡散層１０８ｂａ，１
０８ｂｂと、Ｐ型シリコン基板１０１表面に設けられた
第１のゲート絶縁膜であるゲート酸化膜１０３を介して
Ｐ型シリコン基板１０１上に設けられた第２のゲート電
極１０５ｂとから構成されている。第１の転送トランジ
スタは、Ｐ型シリコン基板１０１表面に設けられたＮ+
拡散層１０８ａｃ，１０８ａｄと、Ｐ型シリコン基板１
０１表面に設けられた第１のゲート絶縁膜であるゲート
酸化膜１０３を介してＰ型シリコン基板１０１上に設け
られたワード線を兼ねた第３のゲート電極であるゲート
電極１０６とから構成されている。第２の転送トランジ
スタは、Ｐ型シリコン基板１０１表面に設けられたＮ+
拡散層１０８ｂｃ，１０８ｂｄと、Ｐ型シリコン基板１
０１表面に設けられた第１のゲート絶縁膜であるゲート
酸化膜１０３を介してＰ型シリコン基板１０１上に設け
られたゲート電極１０６とから構成されている。
【００１８】Ｎ+ 拡散層１０８ａａ，１０８ｂａは、そ
れぞれ接地配線（図示せず）に接続されている。Ｎ+ 拡
散層１０８ａｄ，１０８ｂｄはそれぞれ逆相の関係にあ
るのビット線（図示せず）に接続されている。Ｎ+ 拡散
層１０８ａｃ，１０８ｂｃは、それぞれＰ型シリコン基
板１０１表面に設けられたＮ+ 拡散層１２８ａ，１２８
ｂを介して、それぞれＮ+ 拡散層１０８ａｂ，１０８ｂ
ｂに接続されている。Ｎ+ 拡散層１２８ａ，１２８ｂ直
上には、それぞれゲート酸化膜１０３を介して、ゲート
電極１０５ｂ，１０５ａが延在されている。ゲート電極
１０５ａ，１０５ｂ，１０６の側面には、絶縁膜からな
るスペーサ１０７が設けられている。
れぞれ接地配線（図示せず）に接続されている。Ｎ+ 拡
散層１０８ａｄ，１０８ｂｄはそれぞれ逆相の関係にあ
るのビット線（図示せず）に接続されている。Ｎ+ 拡散
層１０８ａｃ，１０８ｂｃは、それぞれＰ型シリコン基
板１０１表面に設けられたＮ+ 拡散層１２８ａ，１２８
ｂを介して、それぞれＮ+ 拡散層１０８ａｂ，１０８ｂ
ｂに接続されている。Ｎ+ 拡散層１２８ａ，１２８ｂ直
上には、それぞれゲート酸化膜１０３を介して、ゲート
電極１０５ｂ，１０５ａが延在されている。ゲート電極
１０５ａ，１０５ｂ，１０６の側面には、絶縁膜からな
るスペーサ１０７が設けられている。
【００１９】第１，第２のＮチャネルＭＯＳトランジス
タおよび第１，第２の転送トランジスタは、層間絶縁膜
１０９により覆われている。層間絶縁膜１０９表面に
は、第４のゲート電極１１５ａと第２のゲート絶縁膜１
１３とソース，ドレイン領域であるＰ+ 領域１１８ａ
ａ，１１８ａｂを有した第１の多結晶シリコン膜１１７
ａとが積層してなるボトム・ゲート型のＴＦＴである第
１のＰチャネル型ＭＯＳトランジスタと、第５のゲート
電極１１５ｂと第２のゲート絶縁膜１１３とソース，ド
レイン領域であるＰ+ 領域１１８ｂａ，１１８ｂｂを有
した第２の多結晶シリコン膜１１７ｂとが積層してなる
ボトム・ゲート型のＴＦＴである第２のＰチャネル型Ｍ
ＯＳトランジスタとが設けられている。Ｐ+ 領域１１８
ａａ，１１８ｂａは、電源配線（図示せず）に接続され
ている。ゲート電極１１５ａ，１１５ｂを含めて層間絶
縁膜１０９表面は第２のゲート絶縁膜１１３により覆わ
れている。層間絶縁膜１０９を介したＮ+ 拡散層１２８
ａ，１２８ｂ直上には、それぞれゲート電極１１５ｂお
よびＰ+ 領域１１８ａｂ，ゲート電極１１５ａおよびＰ
+ 領域１１８ｂｂが延在されている。
タおよび第１，第２の転送トランジスタは、層間絶縁膜
１０９により覆われている。層間絶縁膜１０９表面に
は、第４のゲート電極１１５ａと第２のゲート絶縁膜１
１３とソース，ドレイン領域であるＰ+ 領域１１８ａ
ａ，１１８ａｂを有した第１の多結晶シリコン膜１１７
ａとが積層してなるボトム・ゲート型のＴＦＴである第
１のＰチャネル型ＭＯＳトランジスタと、第５のゲート
電極１１５ｂと第２のゲート絶縁膜１１３とソース，ド
レイン領域であるＰ+ 領域１１８ｂａ，１１８ｂｂを有
した第２の多結晶シリコン膜１１７ｂとが積層してなる
ボトム・ゲート型のＴＦＴである第２のＰチャネル型Ｍ
ＯＳトランジスタとが設けられている。Ｐ+ 領域１１８
ａａ，１１８ｂａは、電源配線（図示せず）に接続され
ている。ゲート電極１１５ａ，１１５ｂを含めて層間絶
縁膜１０９表面は第２のゲート絶縁膜１１３により覆わ
れている。層間絶縁膜１０９を介したＮ+ 拡散層１２８
ａ，１２８ｂ直上には、それぞれゲート電極１１５ｂお
よびＰ+ 領域１１８ａｂ，ゲート電極１１５ａおよびＰ
+ 領域１１８ｂｂが延在されている。
【００２０】第１，第２のＰチャネルＭＯＳトランジス
タを含めて、上記第２のゲート絶縁膜１１３は、シリコ
ン酸化膜１１９により覆われている。Ｎ+ 拡散層１２８
ａ直上のシリコン酸化膜１１９，Ｐ+ 領域１１８ａｂ，
ゲート絶縁膜１１３，ゲート電極１１５ｂ，層間絶縁膜
１０９，ゲート電極１０５ｂおよびゲート酸化膜１０３
を貫通してこのＮ+ 拡散層１２８ａに達するコンタクト
孔１２０ａが設けられ、Ｎ+ 拡散層１２８ｂ直上のシリ
コン酸化膜１１９，Ｐ+ 領域１１８ｂｂ，ゲート絶縁膜
１１３，ゲート電極１１５ａ，層間絶縁膜１０９，ゲー
ト電極１０５ａおよびゲート酸化膜１０３を貫通してこ
のＮ+ 拡散層１２８ｂに達するコンタクト孔１２０ｂが
設けられている。コンタクト孔１２０ａ，１２０ｂは、
それぞれバリアメタル層１２１およびタングステン層１
２２により充填されている。第１のノードはこれらコン
タクト孔１２０ａ，バリアメタル層１２１およびタング
ステン層１２２とＮ+ 拡散層１２８ａとからなり、第２
のノードはこれらコンタクト孔１２０ｂ，バリアメタル
層１２１およびタングステン層１２２とＮ+ 拡散層１２
８ｂとからなる。
タを含めて、上記第２のゲート絶縁膜１１３は、シリコ
ン酸化膜１１９により覆われている。Ｎ+ 拡散層１２８
ａ直上のシリコン酸化膜１１９，Ｐ+ 領域１１８ａｂ，
ゲート絶縁膜１１３，ゲート電極１１５ｂ，層間絶縁膜
１０９，ゲート電極１０５ｂおよびゲート酸化膜１０３
を貫通してこのＮ+ 拡散層１２８ａに達するコンタクト
孔１２０ａが設けられ、Ｎ+ 拡散層１２８ｂ直上のシリ
コン酸化膜１１９，Ｐ+ 領域１１８ｂｂ，ゲート絶縁膜
１１３，ゲート電極１１５ａ，層間絶縁膜１０９，ゲー
ト電極１０５ａおよびゲート酸化膜１０３を貫通してこ
のＮ+ 拡散層１２８ｂに達するコンタクト孔１２０ｂが
設けられている。コンタクト孔１２０ａ，１２０ｂは、
それぞれバリアメタル層１２１およびタングステン層１
２２により充填されている。第１のノードはこれらコン
タクト孔１２０ａ，バリアメタル層１２１およびタング
ステン層１２２とＮ+ 拡散層１２８ａとからなり、第２
のノードはこれらコンタクト孔１２０ｂ，バリアメタル
層１２１およびタングステン層１２２とＮ+ 拡散層１２
８ｂとからなる。
【００２１】図１（ａ），（ｂ）のＸＸ線における製造
工程の断面図である図２と図１とを併せて参照すると、
上記一実施の製造方法の概要は、以下のようになる。
工程の断面図である図２と図１とを併せて参照すると、
上記一実施の製造方法の概要は、以下のようになる。
【００２２】まず、Ｐ型シリコン基板１０１表面にフィ
ールド酸化膜１０２を形成し、ゲート酸化膜１０３を形
成した後、Ｎ型導電性を有するゲート電極１０５ａ，１
０５ｂ，１０６を形成する。次に、１×１０13ｃｍ-2〜
５×１０13ｃｍ-2の燐をイオン注入し、ＬＤＤ構造の一
部をなすＮ- 層（図面の煩雑さを避けるため明示せず）
を形成する。絶縁膜の堆積と異方性エッチングとにより
ゲート電極１０５ａ，１０５ｂ，１０６の側面に絶縁膜
からなるスペーサ１０７を形成した後、１×１０15ｃｍ
-2〜１×１０16ｃｍ-2の砒素のイオン注入によりＮ+ 拡
散層１０８ａａ，１０８ａｂ，１０８ａｃ，１０８ａ
ｄ，１０８ｂａ，１０８ｂｂ，１０８ｂｃ，１０８ｂｄ
を形成する。ゲート電極１０５ｂの一端はＮ+ 拡散層１
０８ａｂとＮ+ 拡散層１０８ａｃとに隣接した部分のゲ
ート酸化膜１０３上に延在し、ゲート電極１０５ａの一
端はＮ+ 拡散層１０８ｂｂとＮ+ 拡散層１０８ｂｃとに
隣接した部分のゲート酸化膜１０３上に延在している。
その後、全面に層間絶縁膜１０９を堆積する〔図１，図
２（ａ）〕。
ールド酸化膜１０２を形成し、ゲート酸化膜１０３を形
成した後、Ｎ型導電性を有するゲート電極１０５ａ，１
０５ｂ，１０６を形成する。次に、１×１０13ｃｍ-2〜
５×１０13ｃｍ-2の燐をイオン注入し、ＬＤＤ構造の一
部をなすＮ- 層（図面の煩雑さを避けるため明示せず）
を形成する。絶縁膜の堆積と異方性エッチングとにより
ゲート電極１０５ａ，１０５ｂ，１０６の側面に絶縁膜
からなるスペーサ１０７を形成した後、１×１０15ｃｍ
-2〜１×１０16ｃｍ-2の砒素のイオン注入によりＮ+ 拡
散層１０８ａａ，１０８ａｂ，１０８ａｃ，１０８ａ
ｄ，１０８ｂａ，１０８ｂｂ，１０８ｂｃ，１０８ｂｄ
を形成する。ゲート電極１０５ｂの一端はＮ+ 拡散層１
０８ａｂとＮ+ 拡散層１０８ａｃとに隣接した部分のゲ
ート酸化膜１０３上に延在し、ゲート電極１０５ａの一
端はＮ+ 拡散層１０８ｂｂとＮ+ 拡散層１０８ｂｃとに
隣接した部分のゲート酸化膜１０３上に延在している。
その後、全面に層間絶縁膜１０９を堆積する〔図１，図
２（ａ）〕。
【００２３】次に、全面にＮ+ 型多結晶シリコン膜を形
成し、このＮ+ 型多結晶シリコン膜をパターニングして
ゲート電極１１５ａ，１１５ｂを形成する。続いて、全
面にゲート絶縁膜１１３を堆積し、多結晶シリコン膜１
１７ａ，１１７ｂを形成する。第１のフォトレジスト膜
（図示せず）をマスクにした１×１０15ｃｍ-2〜１×１
０16ｃｍ-2のボロンもしくは２弗化ボロンのイオン注入
により、多結晶シリコン膜１１７ａにはＰ+ 領域１１８
ａａ，１１８ａｂを形成し、多結晶シリコン膜１１７ｂ
にはＰ+ 領域１１８ｂａ，１１８ｂｂを形成する。上記
第１のフォトレジスト膜を除去した後、全面にシリコン
酸化膜１１９を堆積する〔図１，図２（ｂ）〕。
成し、このＮ+ 型多結晶シリコン膜をパターニングして
ゲート電極１１５ａ，１１５ｂを形成する。続いて、全
面にゲート絶縁膜１１３を堆積し、多結晶シリコン膜１
１７ａ，１１７ｂを形成する。第１のフォトレジスト膜
（図示せず）をマスクにした１×１０15ｃｍ-2〜１×１
０16ｃｍ-2のボロンもしくは２弗化ボロンのイオン注入
により、多結晶シリコン膜１１７ａにはＰ+ 領域１１８
ａａ，１１８ａｂを形成し、多結晶シリコン膜１１７ｂ
にはＰ+ 領域１１８ｂａ，１１８ｂｂを形成する。上記
第１のフォトレジスト膜を除去した後、全面にシリコン
酸化膜１１９を堆積する〔図１，図２（ｂ）〕。
【００２４】次に、上記ゲート電極１１５ｂの延在部に
含まれた部分の直上と上記ゲート電極１１５ａの延在部
に含まれた部分の直上とに開口部を有する第２のフォト
レジスト膜を形成する。このフォトレジスト膜をマスク
にしてシリコン酸化膜１１９と、Ｐ+ 領域１１８ａｂお
よびＰ+ 領域１１８ａｂと、ゲート絶縁膜１１３と、ゲ
ート電極１１５ｂおよびゲート電極１１５ａと、層間絶
縁膜１０９と、ゲート電極１０５ｂおよびゲート電極１
０５ａと、ゲート酸化膜１０３とを順次異方性エッチン
グし、それぞれＰ型シリコン基板１０１表面に達するコ
ンタクト孔１２０ａおよびコンタクト孔１２０ｂを形成
する。
含まれた部分の直上と上記ゲート電極１１５ａの延在部
に含まれた部分の直上とに開口部を有する第２のフォト
レジスト膜を形成する。このフォトレジスト膜をマスク
にしてシリコン酸化膜１１９と、Ｐ+ 領域１１８ａｂお
よびＰ+ 領域１１８ａｂと、ゲート絶縁膜１１３と、ゲ
ート電極１１５ｂおよびゲート電極１１５ａと、層間絶
縁膜１０９と、ゲート電極１０５ｂおよびゲート電極１
０５ａと、ゲート酸化膜１０３とを順次異方性エッチン
グし、それぞれＰ型シリコン基板１０１表面に達するコ
ンタクト孔１２０ａおよびコンタクト孔１２０ｂを形成
する。
【００２５】続いて、この第２のフォトレジスト膜をマ
スクにした１×１０15ｃｍ-2〜１×１０16ｃｍ-2の燐の
イオン注入により、コンタクト孔１２０ａ，１２０ｂ底
面のＰ型シリコン基板１０１表面に、それぞれＮ+ 拡散
層１２８ａ，１２８ｂを形成する。上記の一連の異方性
エッチングにより、上層のＰ+ 領域１１８ａｂ，１１８
ｂｂが多少オーバー・エッチングされることもあるが、
このイオン注入においてＮ型不純物がこれらＰ+ 領域１
１８ａｂ，１１８ｂｂに注入されないようにするために
は、燐イオンがＰ型シリコン基板１０１表面に概ね垂直
に入射されるのが好ましい。またこのイオン注入では、
砒素よりも拡散係数の大きな燐を用いれことが好まし
い。この後に加えられる一連の熱処理により、（それぞ
れＮ- 層を介して）Ｎ+ 拡散層１０８ａｂとＮ+ 拡散層
１２８ａとＮ+ 拡散層１０８ａｃとが接続され、（それ
ぞれＮ- 層を介して）Ｎ+ 拡散層１０８ｂｂとＮ+ 拡散
層１２８ｂとＮ+ 拡散層１０８ｂｃとが接続される。
スクにした１×１０15ｃｍ-2〜１×１０16ｃｍ-2の燐の
イオン注入により、コンタクト孔１２０ａ，１２０ｂ底
面のＰ型シリコン基板１０１表面に、それぞれＮ+ 拡散
層１２８ａ，１２８ｂを形成する。上記の一連の異方性
エッチングにより、上層のＰ+ 領域１１８ａｂ，１１８
ｂｂが多少オーバー・エッチングされることもあるが、
このイオン注入においてＮ型不純物がこれらＰ+ 領域１
１８ａｂ，１１８ｂｂに注入されないようにするために
は、燐イオンがＰ型シリコン基板１０１表面に概ね垂直
に入射されるのが好ましい。またこのイオン注入では、
砒素よりも拡散係数の大きな燐を用いれことが好まし
い。この後に加えられる一連の熱処理により、（それぞ
れＮ- 層を介して）Ｎ+ 拡散層１０８ａｂとＮ+ 拡散層
１２８ａとＮ+ 拡散層１０８ａｃとが接続され、（それ
ぞれＮ- 層を介して）Ｎ+ 拡散層１０８ｂｂとＮ+ 拡散
層１２８ｂとＮ+ 拡散層１０８ｂｃとが接続される。
【００２６】上記第２のフォトレジスト膜を除去した
後、スパッタ法によるバリアメタル層の堆積とＣＶＤ法
によるタングステン層の堆積とを行ない、これらタング
ステン層とバリアメタル層とをエッチバックしてタング
ステン層１２２とバリアメタル層１２１とをコンタクト
孔１２０ａ，１２０ｂに残置する〔図１〕。
後、スパッタ法によるバリアメタル層の堆積とＣＶＤ法
によるタングステン層の堆積とを行ない、これらタング
ステン層とバリアメタル層とをエッチバックしてタング
ステン層１２２とバリアメタル層１２１とをコンタクト
孔１２０ａ，１２０ｂに残置する〔図１〕。
【００２７】上記一実施例では、例えばＰ+ 領域１１８
ａｂは、ゲート電極１１５ｂ，１０５ｂおよびＮ+ 拡散
層１２８ａと直接に接続されず、これらとタングステン
層１２２およびバリアメタル層１２１とを介して接続さ
れるため、Ｐ−Ｎ接合は形成されない。このように本実
施例では、ノードを構成する接続孔が１種類で良いこと
になり、従来のＳＲＡＭに比べてメモリ・セルの縮小が
容易になる。これに付随して本実施例では、従来のＳＲ
ＡＭより製造工程が簡潔になる。
ａｂは、ゲート電極１１５ｂ，１０５ｂおよびＮ+ 拡散
層１２８ａと直接に接続されず、これらとタングステン
層１２２およびバリアメタル層１２１とを介して接続さ
れるため、Ｐ−Ｎ接合は形成されない。このように本実
施例では、ノードを構成する接続孔が１種類で良いこと
になり、従来のＳＲＡＭに比べてメモリ・セルの縮小が
容易になる。これに付随して本実施例では、従来のＳＲ
ＡＭより製造工程が簡潔になる。
【００２８】なお、上記一実施例はボトム・ゲート型の
ＴＦＴを有するＣＭＯＳ型のＳＲＡＭに関するものであ
るが、本発明はトップ・ゲート型のＴＦＴを有するＣＭ
ＯＳ型のＳＲＡＭに適用することは容易である。
ＴＦＴを有するＣＭＯＳ型のＳＲＡＭに関するものであ
るが、本発明はトップ・ゲート型のＴＦＴを有するＣＭ
ＯＳ型のＳＲＡＭに適用することは容易である。
【００２９】
【発明の効果】以上説明したように本発明の半導体記憶
装置は、ＴＦＴを有したＣＭＯＳ型のＳＲＡＭにおい
て、ノードの構成に必要な接続孔が１種類で良いため
に、セル・サイズの縮小が容易になる。
装置は、ＴＦＴを有したＣＭＯＳ型のＳＲＡＭにおい
て、ノードの構成に必要な接続孔が１種類で良いため
に、セル・サイズの縮小が容易になる。
【図１】本発明の一実施例の平面図および断面図であ
る。
る。
【図２】上記一実施例の製造工程の断面図である。
【図３】ＣＭＯＳ型のＳＲＡＭの一般的な回路図であ
る。
る。
【図４】従来のＣＭＯＳ型のＳＲＡＭの断面図である。
１０１，２０１ Ｐ型シリコン基板 １０２，２０２ フィールド酸化膜 １０３，２０３ ゲート酸化膜 １０５ａ，１０５ｂ，１０６，１１５ａ，１１５ｂ，２
０５ｂ，２０６，２１５ｂ ゲート電極 １０７，２０７ スペーサ １０８ａａ〜１０８ａｄ，１０８ｂａ〜１０８ｂｄ，１
２８ａ，１２８ｂ，２０８ａｃ，２０８ａｄ Ｎ+ 拡
散層 １０９，２０９ 層間絶縁膜 １１７ａ，１１７ｂ，２１７ａ 多結晶シリコン膜 １１８ａａ，１１８ａｂ，１１８ｂａ，１１８ｂｂ，２
１８ａｂ Ｐ+ 領域 １１９ シリコン酸化膜 １２０ａ，１２０ｂ，２１０ａ コンタクト孔 １２１ バリアメタル層 １２２ タングステン層 ２０４ ダイレクト・コンタクト孔 ２１４ 開口部
０５ｂ，２０６，２１５ｂ ゲート電極 １０７，２０７ スペーサ １０８ａａ〜１０８ａｄ，１０８ｂａ〜１０８ｂｄ，１
２８ａ，１２８ｂ，２０８ａｃ，２０８ａｄ Ｎ+ 拡
散層 １０９，２０９ 層間絶縁膜 １１７ａ，１１７ｂ，２１７ａ 多結晶シリコン膜 １１８ａａ，１１８ａｂ，１１８ｂａ，１１８ｂｂ，２
１８ａｂ Ｐ+ 領域 １１９ シリコン酸化膜 １２０ａ，１２０ｂ，２１０ａ コンタクト孔 １２１ バリアメタル層 １２２ タングステン層 ２０４ ダイレクト・コンタクト孔 ２１４ 開口部
Claims (1)
- 【請求項１】 第１のＮチャネルＭＯＳトランジスタお
よび第１のＰチャネルＭＯＳトランジスタからなる第１
のＣＭＯＳインバータと、第２のＮチャネルＭＯＳトラ
ンジスタおよび第２のＰチャネルＭＯＳトランジスタか
らなる第２のＣＭＯＳインバータと、該第２のＣＭＯＳ
インバータの入力端子および該第１のＣＭＯＳインバー
タの出力端子が接続されてなる第１のノードと、該第１
のＣＭＯＳインバータの入力端子および該第２のＣＭＯ
Ｓインバータの出力端子が接続されてなる第２のノード
と、ソース，ドレイン領域の一方がビット線に接続さ
れ，該ソース，ドレイン領域の他方が該第１のノードに
接続され，ワード線をゲート入力とする第１の転送トラ
ンジスタと、ソース，ドレイン領域の一方がビット線に
接続され，該ソース，ドレイン領域の他方が該第２のノ
ードに接続され，ワード線をゲート入力とする第２の転
送トランジスタとからなるメモリセルを有するＳＲＡＭ
において、 前記第１のＮチャネルＭＯＳトランジスタが、Ｐ型シリ
コン基板表面に設けられたソース，ドレイン領域となる
第１，第２のＮ型拡散層と、該Ｐ型シリコン基板表面に
設けられた第１のゲート絶縁膜を介してＰ型シリコン基
板上に設けられた第１のゲート電極とからなることと、 前記第２のＮチャネルＭＯＳトランジスタが、前記Ｐ型
シリコン基板表面に設けられたソース，ドレイン領域と
なる第３，第４のＮ型拡散層と、該Ｐ型シリコン基板表
面に設けられた第１のゲート絶縁膜を介してＰ型シリコ
ン基板上に設けられた第２のゲート電極とからなること
と、 前記第１の転送トランジスタが、前記Ｐ型シリコン基板
表面に設けられた前記ビット線，前記第１のノードにそ
れぞれ接続される第５，第６のＮ型拡散層と、該Ｐ型シ
リコン基板表面に設けられた第１のゲート絶縁膜を介し
てＰ型シリコン基板上に設けられた第３のゲート電極と
からなることと、 前記第２の転送トランジスタが、前記Ｐ型シリコン基板
表面に設けられた前記ビット線，前記第２のノードにそ
れぞれ接続される第７，第８のＮ型拡散層と、該Ｐ型シ
リコン基板表面に設けられた第１のゲート絶縁膜を介し
てＰ型シリコン基板上に設けられた第３のゲート電極と
からなることと、 前記第１のＰチャネルＭＯＳトランジスタが、ソース，
ドレイン領域となる第１，第２のＰ型領域を有する第１
の多結晶シリコン膜および第２のゲート絶縁膜および第
４のゲート電極を有し、層間絶縁膜を介して前記Ｐ型シ
リコン基板上に設けられた薄膜トランジスタからなるこ
とと、 前記第２のＰチャネルＭＯＳトランジスタが、ソース，
ドレイン領域となる第３，第４のＰ型領域を有する第２
の多結晶シリコン膜および第２のゲート絶縁膜および第
５のゲート電極を有し、層間絶縁膜を介して前記Ｐ型シ
リコン基板上に設けられた薄膜トランジスタからなるこ
とと、 前記第１のノードが、前記第２のＮ型拡散層および前記
第６のＮ型拡散層に接続される前記第２のゲート電極直
下の前記Ｐ型シリコン基板表面に設けられた第９のＮ型
拡散層と、前記第５のゲート電極および前記第２のゲー
ト絶縁膜および前記第１の多結晶シリコン膜の前記第２
のＰ型領域と前記層間絶縁膜と前記第２のゲート電極と
前記第１のゲート絶縁膜とを貫通して該第９のＮ型拡散
層に達する第１のコンタクト孔と、該第１のコンタクト
孔を充填する導電体膜とからなることと、 前記第２のノードが、前記第４のＮ型拡散層および前記
第８のＮ型拡散層に接続される前記第１のゲート電極直
下の前記Ｐ型シリコン基板表面に設けられた第１０のＮ
型拡散層と、前記第４のゲート電極および前記第２のゲ
ート絶縁膜および前記第２の多結晶シリコン膜の前記第
４のＰ型領域と前記層間絶縁膜と前記第１のゲート電極
と前記第１のゲート絶縁膜とを貫通して該第１０のＮ型
拡散層に達する第２のコンタクト孔と、該第２のコンタ
クト孔を充填する導電体膜とからなることとを併せて特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5288927A JP2586806B2 (ja) | 1993-11-18 | 1993-11-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5288927A JP2586806B2 (ja) | 1993-11-18 | 1993-11-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142609A JPH07142609A (ja) | 1995-06-02 |
| JP2586806B2 true JP2586806B2 (ja) | 1997-03-05 |
Family
ID=17736611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5288927A Expired - Lifetime JP2586806B2 (ja) | 1993-11-18 | 1993-11-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586806B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100615085B1 (ko) * | 2004-01-12 | 2006-08-22 | 삼성전자주식회사 | 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들 |
-
1993
- 1993-11-18 JP JP5288927A patent/JP2586806B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07142609A (ja) | 1995-06-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961015 |