JP3158531B2 - Ｔｆｔ負荷型スタティックｒａｍ - Google Patents
Ｔｆｔ負荷型スタティックｒａｍInfo
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Description
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ（薄膜トランジ
スタ）負荷型スタティックＲＡＭ、特にＴＦＴ負荷の形
成工程数を少なくできる新規なＴＦＴ負荷型スタティッ
クＲＡＭに関する。
スタ）負荷型スタティックＲＡＭ、特にＴＦＴ負荷の形
成工程数を少なくできる新規なＴＦＴ負荷型スタティッ
クＲＡＭに関する。
【０００２】
【従来の技術】ＴＦＴ負荷型スタティックＲＡＭのＴＦ
Ｔ負荷は、従来、ゲートと、ソース、チャンネル及びド
レインとが異なる多結晶シリコン層に形成されていた。
Ｔ負荷は、従来、ゲートと、ソース、チャンネル及びド
レインとが異なる多結晶シリコン層に形成されていた。
【０００３】
【発明が解決しようとする課題】従来のＴＦＴ負荷型ス
タティックＲＡＭは、ＴＦＴ負荷を成すＭＯＳトランジ
スタのゲートと、ソース、チャンネル及びドレインとが
それぞ異なる多結晶シリコン層に形成されていたので、
ゲート用多結晶シリコン層と、チャンネル、ソース、ド
レイン用多結晶シリコン層とを別々に形成し、また、こ
れ等２つの多結晶シリコン層及び記憶ノード形成用コン
タクトのパターニングを別々の三つの工程に分けて行わ
なければならなかった。そのため、ＴＦＴ負荷の形成工
程が複雑となり、また、歩留り低下を招きやすかった。
そのため、ＴＦＴ負荷型スタティックＲＡＭの低価格化
が難しかった。
タティックＲＡＭは、ＴＦＴ負荷を成すＭＯＳトランジ
スタのゲートと、ソース、チャンネル及びドレインとが
それぞ異なる多結晶シリコン層に形成されていたので、
ゲート用多結晶シリコン層と、チャンネル、ソース、ド
レイン用多結晶シリコン層とを別々に形成し、また、こ
れ等２つの多結晶シリコン層及び記憶ノード形成用コン
タクトのパターニングを別々の三つの工程に分けて行わ
なければならなかった。そのため、ＴＦＴ負荷の形成工
程が複雑となり、また、歩留り低下を招きやすかった。
そのため、ＴＦＴ負荷型スタティックＲＡＭの低価格化
が難しかった。
【０００４】本発明はこのような問題点を解決すべく為
されたものであり、ＴＦＴ負荷の形成工程を少なくする
ことを目的とする。
されたものであり、ＴＦＴ負荷の形成工程を少なくする
ことを目的とする。
【０００５】
【課題を解決するための手段】本発明ＴＦＴ負荷型スタ
ティックＲＡＭは、ＴＦＴ負荷を成すＭＯＳトランジス
タのゲートと、ドレイン、チャンネル及びソースとを単
一の多結晶シリコン層に形成したことを特徴とする。
ティックＲＡＭは、ＴＦＴ負荷を成すＭＯＳトランジス
タのゲートと、ドレイン、チャンネル及びソースとを単
一の多結晶シリコン層に形成したことを特徴とする。
【０００６】
【実施例】以下、本発明ＴＦＴ負荷型スタティックＲＡ
Ｍを図示実施例に従って詳細に説明する。図１（Ａ）、
（Ｂ）は本発明ＴＦＴ負荷型スタティックＲＡＭの一つ
の実施例の要部であるＴＦＴ負荷を示すもので、（Ａ）
は平面図、（Ｂ）は図１（Ａ）のＢ−Ｂ線視断面図であ
る。
Ｍを図示実施例に従って詳細に説明する。図１（Ａ）、
（Ｂ）は本発明ＴＦＴ負荷型スタティックＲＡＭの一つ
の実施例の要部であるＴＦＴ負荷を示すもので、（Ａ）
は平面図、（Ｂ）は図１（Ａ）のＢ−Ｂ線視断面図であ
る。
【０００７】図面において、１はＴＦＴ負荷と、その下
側に形成されたドライバＭＯＳトランジスタ、トランス
ファＭＯＳトランジスタとの間を絶縁する層間絶縁膜、
２は多結晶シリコン層（膜厚０．２〜０．４μｍ）であ
り、この一つの多結晶シリコン層２にＭＯＳトランジス
タのゲートと、ドレイン、チャンネル及びソースとが形
成されている。
側に形成されたドライバＭＯＳトランジスタ、トランス
ファＭＯＳトランジスタとの間を絶縁する層間絶縁膜、
２は多結晶シリコン層（膜厚０．２〜０．４μｍ）であ
り、この一つの多結晶シリコン層２にＭＯＳトランジス
タのゲートと、ドレイン、チャンネル及びソースとが形
成されている。
【０００８】２ａ、２ｂは多結晶シリコン層２の互いに
分離された領域（特許請求の範囲でいう多結晶シリコン
領域）である。３ｃは多結晶シリコン領域２ａに形成さ
れたチャンネル、３ｓは多結晶シリコン領域２ａに形成
されたソース、３ｄは多結晶シリコン領域２ａに形成さ
れたドレインである。４ｃは多結晶シリコン領域２ｂに
形成されたチャンネル、４ｓは多結晶シリコン領域２ｂ
に形成されたソース、４ｄは多結晶シリコン領域２ｂに
形成されたドレインである。
分離された領域（特許請求の範囲でいう多結晶シリコン
領域）である。３ｃは多結晶シリコン領域２ａに形成さ
れたチャンネル、３ｓは多結晶シリコン領域２ａに形成
されたソース、３ｄは多結晶シリコン領域２ａに形成さ
れたドレインである。４ｃは多結晶シリコン領域２ｂに
形成されたチャンネル、４ｓは多結晶シリコン領域２ｂ
に形成されたソース、４ｄは多結晶シリコン領域２ｂに
形成されたドレインである。
【０００９】ところで、多結晶シリコン領域２ｂに形成
された上記ドレイン４ｄは、そのまま多結晶シリコン領
域２ａに形成されたチャンネル３ｃと対向してこれをス
イッチングするゲートとなり、また、記憶ノードとな
る。そして、図１では図示しないノードコンタクトを介
してドライバＭＯＳトランジスタ、トランスファＭＯＳ
トランジスタに接続されいてる。
された上記ドレイン４ｄは、そのまま多結晶シリコン領
域２ａに形成されたチャンネル３ｃと対向してこれをス
イッチングするゲートとなり、また、記憶ノードとな
る。そして、図１では図示しないノードコンタクトを介
してドライバＭＯＳトランジスタ、トランスファＭＯＳ
トランジスタに接続されいてる。
【００１０】また、多結晶シリコン領域２ａに形成され
た上記ドレイン３ｄは、そのまま多結晶シリコン領域２
ｂに形成されたチャンネル４ｃと対向してこれをスイッ
チングするゲートとなり、また、記憶ノードとなる。そ
して、図１では図示しないノードコンタクトを介してド
ライバＭＯＳトランジスタ、トランスファＭＯＳトラン
ジスタに接続されいてる。
た上記ドレイン３ｄは、そのまま多結晶シリコン領域２
ｂに形成されたチャンネル４ｃと対向してこれをスイッ
チングするゲートとなり、また、記憶ノードとなる。そ
して、図１では図示しないノードコンタクトを介してド
ライバＭＯＳトランジスタ、トランスファＭＯＳトラン
ジスタに接続されいてる。
【００１１】即ち、ソース３ｓ、チャンネル３ｃ、ドレ
イン３ｄ及びゲート領域（但し、Ｑ２のドレインでもあ
る）４ｄによってＭＯＳトランジスタＱ１が構成されて
おり、ソース４ｓ、チャンネル４ｃ、ドレイン４ｄ及び
ゲート領域（但し、Ｑ１のドレインでもある）３ｄによ
ってＭＯＳトランジスタＱ２が構成されている。
イン３ｄ及びゲート領域（但し、Ｑ２のドレインでもあ
る）４ｄによってＭＯＳトランジスタＱ１が構成されて
おり、ソース４ｓ、チャンネル４ｃ、ドレイン４ｄ及び
ゲート領域（但し、Ｑ１のドレインでもある）３ｄによ
ってＭＯＳトランジスタＱ２が構成されている。
【００１２】５は多結晶シリコン領域２ａ、２ｂ間を埋
め、多結晶シリコン層２全体を覆う酸化膜であり、該酸
化膜５のチャンネル３ｃ・領域４ｄ間に介在する部分５
ａと、チャンネル４ｃ・領域３ｄ間に介在する部分５ｂ
がゲート絶縁膜となる。
め、多結晶シリコン層２全体を覆う酸化膜であり、該酸
化膜５のチャンネル３ｃ・領域４ｄ間に介在する部分５
ａと、チャンネル４ｃ・領域３ｄ間に介在する部分５ｂ
がゲート絶縁膜となる。
【００１３】尚、図１中の梨地の部分は多結晶シリコン
層２のソース／ドレイン用不純物（Ｐ型）ドープが為さ
れたところで、図１中の破線６、６、はソース／ドレイ
ン用不純物ドープ用マスクの不純物を打込むところと打
込まないところの境界の位置を示す。即ち、２本の破線
６、６の内側にｐ型不純物が注入されているのである。
尚、本ＭＯＳトランジスタＱ１、Ｑ２にはドレイン側に
オフセットが設けられ、ドレイン側の電界緩和が図られ
ている。このオフセット量は多結晶シリコン領域２ａ、
２ｂのパターンにより自己整合的に規定できる。
層２のソース／ドレイン用不純物（Ｐ型）ドープが為さ
れたところで、図１中の破線６、６、はソース／ドレイ
ン用不純物ドープ用マスクの不純物を打込むところと打
込まないところの境界の位置を示す。即ち、２本の破線
６、６の内側にｐ型不純物が注入されているのである。
尚、本ＭＯＳトランジスタＱ１、Ｑ２にはドレイン側に
オフセットが設けられ、ドレイン側の電界緩和が図られ
ている。このオフセット量は多結晶シリコン領域２ａ、
２ｂのパターンにより自己整合的に規定できる。
【００１４】本ＴＦＴ負荷型スタティックＲＡＭにおい
ては、ＭＯＳトランジスタＱ１、Ｑ２のゲート絶縁膜５
ａ、５ｂの膜厚が多結晶シリコン層２の選択的エッチン
グにより分離して形成された多結晶シリコン領域２ａ、
２ｂの間隔により規定される。そして、電子線描画法等
の超微細パターン形成手段を駆使することによりゲート
絶縁膜５ａ、５ｂの膜厚を数百オングストロームにする
ことが可能であり、ＴＦＴ負荷用ＭＯＳトランジスタの
ゲート絶縁膜として必要な薄さにすることができる。
ては、ＭＯＳトランジスタＱ１、Ｑ２のゲート絶縁膜５
ａ、５ｂの膜厚が多結晶シリコン層２の選択的エッチン
グにより分離して形成された多結晶シリコン領域２ａ、
２ｂの間隔により規定される。そして、電子線描画法等
の超微細パターン形成手段を駆使することによりゲート
絶縁膜５ａ、５ｂの膜厚を数百オングストロームにする
ことが可能であり、ＴＦＴ負荷用ＭＯＳトランジスタの
ゲート絶縁膜として必要な薄さにすることができる。
【００１５】本ＴＦＴ負荷型スタティックＲＡＭのＭＯ
ＳトランジスタＱ１、Ｑ２のチャンネル長は、ゲートあ
るいはドレインとなる領域３ｄ、４ｄの周囲長の約２分
の１となり、チャンネル幅は多結晶シリコン層２の厚さ
に等しく、オフ電流が小さくすることがきわめて容易で
あり、スタンバイ電流を小さくするという要請に応える
ことができる。
ＳトランジスタＱ１、Ｑ２のチャンネル長は、ゲートあ
るいはドレインとなる領域３ｄ、４ｄの周囲長の約２分
の１となり、チャンネル幅は多結晶シリコン層２の厚さ
に等しく、オフ電流が小さくすることがきわめて容易で
あり、スタンバイ電流を小さくするという要請に応える
ことができる。
【００１６】そして、本ＴＦＴ負荷型スタティックＲＡ
Ｍによれば、ＭＯＳトランジスタＱ１、Ｑ２のゲート
と、チャンネル、ソース、ドレインを、１つの層の多結
晶シリコン層２の形成とそのパターニングと不純物ドー
プにより同時に形成できる。従って、工程が少なくて済
み、歩留まりの向上を図ることができる。
Ｍによれば、ＭＯＳトランジスタＱ１、Ｑ２のゲート
と、チャンネル、ソース、ドレインを、１つの層の多結
晶シリコン層２の形成とそのパターニングと不純物ドー
プにより同時に形成できる。従って、工程が少なくて済
み、歩留まりの向上を図ることができる。
【００１７】図２（Ａ）は本発明ＴＦＴ負荷型スタティ
ックＲＡＭの一つの実施例のメモリセル全体のレイアウ
ト図、（Ｂ）は回路図である。図面において、Ｑ１、Ｑ
２はＴＦＴ負荷を成すところのＴＦＴからなる一対のｐ
チャンネルＭＯＳトランジスタで、太い実線で示されて
いる。これについては図１において詳細に示してあるの
で、図２では多結晶シリコン領域２ａ、２ｂの外形のみ
を示している。破線はバルクＭＯＳトランジスタのシリ
コン（あるいはポリサイド）ゲートを示している。具体
的にはドライバＭＯＳトランジスタＱ３、Ｑ４のゲート
及びトランスファＭＯＳトランジスタＱ５、Ｑ６のゲー
トが破線によって示されている。尚、Ｑ５、Ｑ６のゲー
トはワード線であるともいえる。細い実線は素子分離領
域と拡散領域との境界を示し、矩形とその対角線はノー
ド用コンタクト部を示す。
ックＲＡＭの一つの実施例のメモリセル全体のレイアウ
ト図、（Ｂ）は回路図である。図面において、Ｑ１、Ｑ
２はＴＦＴ負荷を成すところのＴＦＴからなる一対のｐ
チャンネルＭＯＳトランジスタで、太い実線で示されて
いる。これについては図１において詳細に示してあるの
で、図２では多結晶シリコン領域２ａ、２ｂの外形のみ
を示している。破線はバルクＭＯＳトランジスタのシリ
コン（あるいはポリサイド）ゲートを示している。具体
的にはドライバＭＯＳトランジスタＱ３、Ｑ４のゲート
及びトランスファＭＯＳトランジスタＱ５、Ｑ６のゲー
トが破線によって示されている。尚、Ｑ５、Ｑ６のゲー
トはワード線であるともいえる。細い実線は素子分離領
域と拡散領域との境界を示し、矩形とその対角線はノー
ド用コンタクト部を示す。
【００１８】尚、このノード用コンタクト部においてＭ
ＯＳトランジスタＱ１、Ｑ２のゲート４ｄ、３ｄと、ｎ
チャンネルドライバＭＯＳトランジスタＱ３、Ｑ４のゲ
ート等とのコンタクトがとられる。ドライバＱ３、Ｑ４
のゲートはｎ型の多結晶シリコンなので、ｐ型であると
ころのＭＯＳトランジスタＱ１、Ｑ２のゲートとのコン
タクトはノンオーミックとなるが、電気特性上は大きな
問題はない。尚、図２（Ａ）の上部の二つの矢印は、ビ
ット線の走る位置、方向を示す。
ＯＳトランジスタＱ１、Ｑ２のゲート４ｄ、３ｄと、ｎ
チャンネルドライバＭＯＳトランジスタＱ３、Ｑ４のゲ
ート等とのコンタクトがとられる。ドライバＱ３、Ｑ４
のゲートはｎ型の多結晶シリコンなので、ｐ型であると
ころのＭＯＳトランジスタＱ１、Ｑ２のゲートとのコン
タクトはノンオーミックとなるが、電気特性上は大きな
問題はない。尚、図２（Ａ）の上部の二つの矢印は、ビ
ット線の走る位置、方向を示す。
【００１９】本ＴＦＴ負荷型スタティックＲＡＭは、バ
ルクトランジスタの部分の形成は通常のＴＦＴ負荷型ス
タティックＲＡＭと同じ方法で行うことができる。即
ち、例えば、半導体基板のトレンチエッチング、チャン
ネルストッパ用不純物イオン打込み、トレンチの絶縁物
による埋込みにより素子分離を行う。そして、犠牲酸
化、ウェル形成、Ｖｔｈ制御用不純物イオン打込み、ゲ
ート酸化、ベリッドコンタクト形成、シリコンゲートパ
ターン形成、ＬＤＤ形成、ソース、ドレイン形成等によ
りＣＭＯＳトランジスタを形成する。
ルクトランジスタの部分の形成は通常のＴＦＴ負荷型ス
タティックＲＡＭと同じ方法で行うことができる。即
ち、例えば、半導体基板のトレンチエッチング、チャン
ネルストッパ用不純物イオン打込み、トレンチの絶縁物
による埋込みにより素子分離を行う。そして、犠牲酸
化、ウェル形成、Ｖｔｈ制御用不純物イオン打込み、ゲ
ート酸化、ベリッドコンタクト形成、シリコンゲートパ
ターン形成、ＬＤＤ形成、ソース、ドレイン形成等によ
りＣＭＯＳトランジスタを形成する。
【００２０】次に、層間絶縁膜を形成し、これにノード
用コンタクトホールを形成し、多結晶シリコン層をＣＶ
Ｄにより形成し、該多結晶シリコン層のパターニングを
し、ＣＶＤによりあるいは加熱酸化（酸化温度、例えば
８５０℃）等によりゲート絶縁膜を形成し、ＴＦＴＭＯ
Ｓトランジスタのソース（電源線含む）、ドレイン形成
のためのイオン打込みを行い層間絶縁膜を形成し、その
後、アルミニウム配線を形成する。このアルミニウムの
配線の形成は、Ｖｄｄ、Ｖｓｓ、ビットコンタクトホー
ルを層間絶縁膜に形成し、アルミニウム膜をスパッタリ
ングにより形成し、これをパターニングすることにより
行う。
用コンタクトホールを形成し、多結晶シリコン層をＣＶ
Ｄにより形成し、該多結晶シリコン層のパターニングを
し、ＣＶＤによりあるいは加熱酸化（酸化温度、例えば
８５０℃）等によりゲート絶縁膜を形成し、ＴＦＴＭＯ
Ｓトランジスタのソース（電源線含む）、ドレイン形成
のためのイオン打込みを行い層間絶縁膜を形成し、その
後、アルミニウム配線を形成する。このアルミニウムの
配線の形成は、Ｖｄｄ、Ｖｓｓ、ビットコンタクトホー
ルを層間絶縁膜に形成し、アルミニウム膜をスパッタリ
ングにより形成し、これをパターニングすることにより
行う。
【００２１】
【発明の効果】本発明ＴＦＴ負荷型スタティックＲＡＭ
は、各メモリセルの一つの負荷素子を成すＭＯＳトラン
ジスタのソース、チャンネル及びドレインと、他の負荷
素子を成すＭＯＳトランジスタのソース、チャンネル及
びドレインとが、同一の多結晶シリコン層の互いに離間
する一対の多結晶シリコン領域に形成され、上記各ドレ
インが自己の属するＭＯＳトランジスタと対を成すＭＯ
Ｓトランジスタのチャンネルにゲート絶縁膜を挟んで対
向配置せしめられて該チャンネルに電界効果をもたらす
ゲート電極を成すようにされたことを特徴とする。従っ
て、本発明ＴＦＴ負荷型スタティックＲＡＭによれば、
ＴＦＴ負荷を成すＭＯＳトランジスタのゲートと、ソー
ス、ドレイン及びチャンネルとを同時に形成することが
でき、ＴＦＴ負荷の形成工程を少なくでき、延いては歩
留まりの向上を図ることができる。
は、各メモリセルの一つの負荷素子を成すＭＯＳトラン
ジスタのソース、チャンネル及びドレインと、他の負荷
素子を成すＭＯＳトランジスタのソース、チャンネル及
びドレインとが、同一の多結晶シリコン層の互いに離間
する一対の多結晶シリコン領域に形成され、上記各ドレ
インが自己の属するＭＯＳトランジスタと対を成すＭＯ
Ｓトランジスタのチャンネルにゲート絶縁膜を挟んで対
向配置せしめられて該チャンネルに電界効果をもたらす
ゲート電極を成すようにされたことを特徴とする。従っ
て、本発明ＴＦＴ負荷型スタティックＲＡＭによれば、
ＴＦＴ負荷を成すＭＯＳトランジスタのゲートと、ソー
ス、ドレイン及びチャンネルとを同時に形成することが
でき、ＴＦＴ負荷の形成工程を少なくでき、延いては歩
留まりの向上を図ることができる。
【図１】（Ａ）、（Ｂ）は本発明ＴＦＴ負荷型スタティ
ックＲＡＭの一つの実施例の要部であるメモリセルのＴ
ＦＴ負荷を示すもので、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ線視断面図である。
ックＲＡＭの一つの実施例の要部であるメモリセルのＴ
ＦＴ負荷を示すもので、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ線視断面図である。
【図２】（Ａ）、（Ｂ）は本発明ＴＦＴ負荷型スタティ
ックＲＡＭの一つの実施例のメモリセル全体を示すもの
で、（Ａ）はレイアウト図、（Ｂ）はメモリセルの回路
図である。
ックＲＡＭの一つの実施例のメモリセル全体を示すもの
で、（Ａ）はレイアウト図、（Ｂ）はメモリセルの回路
図である。
２ 多結晶シリコン層 ２ａ、２ｂ 多結晶シリコン領域 ３ｓ ソース（Ｑ１） ３ｃ チャンネル（Ｑ１） ３ｄ ドレイン［（Ｑ１）、但しＱ２のゲート］ ４ｓ ソース（Ｑ２） ４ｃ チャンネル（Ｑ２） ４ｄ ドレイン［（Ｑ２）、但しＱ１のゲート］ ５ａ、５ｂ ゲート絶縁膜
Claims (1)
- 【請求項１】 各メモリセルの一つの負荷素子を成すＭ
ＯＳトランジスタのソース、チャンネル及びドレイン
と、他の負荷素子を成すＭＯＳトランジスタのソース、
チャンネル及びドレインとが、同一の多結晶シリコン層
の互いに離間する一対の多結晶シリコン領域に形成さ
れ、 上記各ドレインが自己の属するＭＯＳトランジスタと対
を成すＭＯＳトランジスタのチャンネルにゲート絶縁膜
を挟んで対向配置せしめられて該チャンネルに電界効果
をもたらすゲート電極を成すようにされた ことを特徴と
するＴＦＴ負荷型スタティックＲＡＭ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24680991A JP3158531B2 (ja) | 1991-08-31 | 1991-08-31 | Ｔｆｔ負荷型スタティックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24680991A JP3158531B2 (ja) | 1991-08-31 | 1991-08-31 | Ｔｆｔ負荷型スタティックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563161A JPH0563161A (ja) | 1993-03-12 |
| JP3158531B2 true JP3158531B2 (ja) | 2001-04-23 |
Family
ID=17154008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24680991A Expired - Fee Related JP3158531B2 (ja) | 1991-08-31 | 1991-08-31 | Ｔｆｔ負荷型スタティックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3158531B2 (ja) |
-
1991
- 1991-08-31 JP JP24680991A patent/JP3158531B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563161A (ja) | 1993-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |