JPH0563161A - Tft負荷型スタテイツクram - Google Patents
Tft負荷型スタテイツクramInfo
- Publication number
- JPH0563161A JPH0563161A JP3246809A JP24680991A JPH0563161A JP H0563161 A JPH0563161 A JP H0563161A JP 3246809 A JP3246809 A JP 3246809A JP 24680991 A JP24680991 A JP 24680991A JP H0563161 A JPH0563161 A JP H0563161A
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- JP
- Japan
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- polycrystalline silicon
- drain
- tft load
- channel
- mos transistor
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Abstract
(57)【要約】 (修正有)
【目的】 TFT負荷スタティックRAMにおいて、T
FT負荷の形成工程を少なくし、歩留りを良くする。 【構成】 TFT負荷を成す各MOSトランジスタQ
1,Q2のゲートと、ドレイン3d,4dチャンネル3
C,4C及びソース3S,4Sとを単一の多結晶シリコ
ン層2に形成したことを特徴とする。
FT負荷の形成工程を少なくし、歩留りを良くする。 【構成】 TFT負荷を成す各MOSトランジスタQ
1,Q2のゲートと、ドレイン3d,4dチャンネル3
C,4C及びソース3S,4Sとを単一の多結晶シリコ
ン層2に形成したことを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、TFT(薄膜トランジ
スタ)負荷型スタティックRAM、特にTFT負荷の形
成工程数を少なくできる新規なTFT負荷型スタティッ
クRAMに関する。
スタ)負荷型スタティックRAM、特にTFT負荷の形
成工程数を少なくできる新規なTFT負荷型スタティッ
クRAMに関する。
【0002】
【従来の技術】TFT負荷型スタティックRAMのTF
T負荷は、従来、ゲートと、ソース、チャンネル及びド
レインとが異なる多結晶シリコン層に形成されていた。
T負荷は、従来、ゲートと、ソース、チャンネル及びド
レインとが異なる多結晶シリコン層に形成されていた。
【0003】
【発明が解決しようとする課題】従来のTFT負荷型ス
タティックRAMは、TFT負荷を成すMOSトランジ
スタのゲートと、ソース、チャンネル及びドレインとが
それぞ異なる多結晶シリコン層に形成されていたので、
ゲート用多結晶シリコン層と、チャンネル、ソース、ド
レイン用多結晶シリコン層とを別々に形成し、また、こ
れ等2つの多結晶シリコン層及び記憶ノード形成用コン
タクトのパターニングを別々の三つの工程に分けて行わ
なければならなかった。そのため、TFT負荷の形成工
程が複雑となり、また、歩留り低下を招きやすかった。
そのため、TFT負荷型スタティックRAMの低価格化
が難しかった。
タティックRAMは、TFT負荷を成すMOSトランジ
スタのゲートと、ソース、チャンネル及びドレインとが
それぞ異なる多結晶シリコン層に形成されていたので、
ゲート用多結晶シリコン層と、チャンネル、ソース、ド
レイン用多結晶シリコン層とを別々に形成し、また、こ
れ等2つの多結晶シリコン層及び記憶ノード形成用コン
タクトのパターニングを別々の三つの工程に分けて行わ
なければならなかった。そのため、TFT負荷の形成工
程が複雑となり、また、歩留り低下を招きやすかった。
そのため、TFT負荷型スタティックRAMの低価格化
が難しかった。
【0004】本発明はこのような問題点を解決すべく為
されたものであり、TFT負荷の形成工程を少なくする
ことを目的とする。
されたものであり、TFT負荷の形成工程を少なくする
ことを目的とする。
【0005】
【課題を解決するための手段】本発明TFT負荷型スタ
ティックRAMは、TFT負荷を成すMOSトランジス
タのゲートと、ドレイン、チャンネル及びソースとを単
一の多結晶シリコン層に形成したことを特徴とする。
ティックRAMは、TFT負荷を成すMOSトランジス
タのゲートと、ドレイン、チャンネル及びソースとを単
一の多結晶シリコン層に形成したことを特徴とする。
【0006】
【実施例】以下、本発明TFT負荷型スタティックRA
Mを図示実施例に従って詳細に説明する。図1(A)、
(B)は本発明TFT負荷型スタティックRAMの一つ
の実施例の要部であるTFT負荷を示すもので、(A)
は平面図、(B)は図1(A)のB−B線視断面図であ
る。
Mを図示実施例に従って詳細に説明する。図1(A)、
(B)は本発明TFT負荷型スタティックRAMの一つ
の実施例の要部であるTFT負荷を示すもので、(A)
は平面図、(B)は図1(A)のB−B線視断面図であ
る。
【0007】図面において、1はTFT負荷と、その下
側に形成されたドライバMOSトランジスタ、トランス
ファMOSトランジスタとの間を絶縁する層間絶縁膜、
2は多結晶シリコン層(膜厚0.2〜0.4μm)であ
り、この一つの多結晶シリコン層2にMOSトランジス
タのゲートと、ドレイン、チャンネル及びソースとが形
成されている。
側に形成されたドライバMOSトランジスタ、トランス
ファMOSトランジスタとの間を絶縁する層間絶縁膜、
2は多結晶シリコン層(膜厚0.2〜0.4μm)であ
り、この一つの多結晶シリコン層2にMOSトランジス
タのゲートと、ドレイン、チャンネル及びソースとが形
成されている。
【0008】2a、2bは多結晶シリコン層2の互いに
分離された領域(特許請求の範囲でいう多結晶シリコン
領域)である。3cは多結晶シリコン領域2aに形成さ
れたチャンネル、3sは多結晶シリコン領域2aに形成
されたソース、3dは多結晶シリコン領域2aに形成さ
れたドレインである。4cは多結晶シリコン領域2bに
形成されたチャンネル、4sは多結晶シリコン領域2b
に形成されたソース、4dは多結晶シリコン領域2bに
形成されたドレインである。
分離された領域(特許請求の範囲でいう多結晶シリコン
領域)である。3cは多結晶シリコン領域2aに形成さ
れたチャンネル、3sは多結晶シリコン領域2aに形成
されたソース、3dは多結晶シリコン領域2aに形成さ
れたドレインである。4cは多結晶シリコン領域2bに
形成されたチャンネル、4sは多結晶シリコン領域2b
に形成されたソース、4dは多結晶シリコン領域2bに
形成されたドレインである。
【0009】ところで、多結晶シリコン領域2bに形成
された上記ドレイン4dは、そのまま多結晶シリコン領
域2aに形成されたチャンネル3cと対向してこれをス
イッチングするゲートとなり、また、記憶ノードとな
る。そして、図1では図示しないノードコンタクトを介
してドライバMOSトランジスタ、トランスファMOS
トランジスタに接続されいてる。
された上記ドレイン4dは、そのまま多結晶シリコン領
域2aに形成されたチャンネル3cと対向してこれをス
イッチングするゲートとなり、また、記憶ノードとな
る。そして、図1では図示しないノードコンタクトを介
してドライバMOSトランジスタ、トランスファMOS
トランジスタに接続されいてる。
【0010】また、多結晶シリコン領域2aに形成され
た上記ドレイン3dは、そのまま多結晶シリコン領域2
bに形成されたチャンネル4cと対向してこれをスイッ
チングするゲートとなり、また、記憶ノードとなる。そ
して、図1では図示しないノードコンタクトを介してド
ライバMOSトランジスタ、トランスファMOSトラン
ジスタに接続されいてる。
た上記ドレイン3dは、そのまま多結晶シリコン領域2
bに形成されたチャンネル4cと対向してこれをスイッ
チングするゲートとなり、また、記憶ノードとなる。そ
して、図1では図示しないノードコンタクトを介してド
ライバMOSトランジスタ、トランスファMOSトラン
ジスタに接続されいてる。
【0011】即ち、ソース3s、チャンネル3c、ドレ
イン3d及びゲート領域(但し、Q2のドレインでもあ
る)4dによってMOSトランジスタQ1が構成されて
おり、ソース4s、チャンネル4c、ドレイン4d及び
ゲート領域(但し、Q1のドレインでもある)3dによ
ってMOSトランジスタQ2が構成されている。
イン3d及びゲート領域(但し、Q2のドレインでもあ
る)4dによってMOSトランジスタQ1が構成されて
おり、ソース4s、チャンネル4c、ドレイン4d及び
ゲート領域(但し、Q1のドレインでもある)3dによ
ってMOSトランジスタQ2が構成されている。
【0012】5は多結晶シリコン領域2a、2b間を埋
め、多結晶シリコン層2全体を覆う酸化膜であり、該酸
化膜5のチャンネル3c・領域4d間に介在する部分5
aと、チャンネル4c・領域3d間に介在する部分5b
がゲート絶縁膜となる。
め、多結晶シリコン層2全体を覆う酸化膜であり、該酸
化膜5のチャンネル3c・領域4d間に介在する部分5
aと、チャンネル4c・領域3d間に介在する部分5b
がゲート絶縁膜となる。
【0013】尚、図1中の梨地の部分は多結晶シリコン
層2のソース/ドレイン用不純物(P型)ドープが為さ
れたところで、図1中の破線6、6、はソース/ドレイ
ン用不純物ドープ用マスクの不純物を打込むところと打
込まないところの境界の位置を示す。即ち、2本の破線
6、6の内側にp型不純物が注入されているのである。
尚、本MOSトランジスタQ1、Q2にはドレイン側に
オフセットが設けられ、ドレイン側の電界緩和が図られ
ている。このオフセット量は多結晶シリコン領域2a、
2bのパターンにより自己整合的に規定できる。
層2のソース/ドレイン用不純物(P型)ドープが為さ
れたところで、図1中の破線6、6、はソース/ドレイ
ン用不純物ドープ用マスクの不純物を打込むところと打
込まないところの境界の位置を示す。即ち、2本の破線
6、6の内側にp型不純物が注入されているのである。
尚、本MOSトランジスタQ1、Q2にはドレイン側に
オフセットが設けられ、ドレイン側の電界緩和が図られ
ている。このオフセット量は多結晶シリコン領域2a、
2bのパターンにより自己整合的に規定できる。
【0014】本TFT負荷型スタティックRAMにおい
ては、MOSトランジスタQ1、Q2のゲート絶縁膜5
a、5bの膜厚が多結晶シリコン層2の選択的エッチン
グにより分離して形成された多結晶シリコン領域2a、
2bの間隔により規定される。そして、電子線描画法等
の超微細パターン形成手段を駆使することによりゲート
絶縁膜5a、5bの膜厚を数百オングストロームにする
ことが可能であり、TFT負荷用MOSトランジスタの
ゲート絶縁膜として必要な薄さにすることができる。
ては、MOSトランジスタQ1、Q2のゲート絶縁膜5
a、5bの膜厚が多結晶シリコン層2の選択的エッチン
グにより分離して形成された多結晶シリコン領域2a、
2bの間隔により規定される。そして、電子線描画法等
の超微細パターン形成手段を駆使することによりゲート
絶縁膜5a、5bの膜厚を数百オングストロームにする
ことが可能であり、TFT負荷用MOSトランジスタの
ゲート絶縁膜として必要な薄さにすることができる。
【0015】本TFT負荷型スタティックRAMのMO
SトランジスタQ1、Q2のチャンネル長は、ゲートあ
るいはドレインとなる領域3d、4dの周囲長の約2分
の1となり、チャンネル幅は多結晶シリコン層2の厚さ
に等しく、オフ電流が小さくすることがきわめて容易で
あり、スタンバイ電流を小さくするという要請に応える
ことができる。
SトランジスタQ1、Q2のチャンネル長は、ゲートあ
るいはドレインとなる領域3d、4dの周囲長の約2分
の1となり、チャンネル幅は多結晶シリコン層2の厚さ
に等しく、オフ電流が小さくすることがきわめて容易で
あり、スタンバイ電流を小さくするという要請に応える
ことができる。
【0016】そして、本TFT負荷型スタティックRA
Mによれば、MOSトランジスタQ1、Q2のゲート
と、チャンネル、ソース、ドレインを、1つの層の多結
晶シリコン層2の形成とそのパターニングと不純物ドー
プにより同時に形成できる。従って、工程が少なくて済
み、歩留まりの向上を図ることができる。
Mによれば、MOSトランジスタQ1、Q2のゲート
と、チャンネル、ソース、ドレインを、1つの層の多結
晶シリコン層2の形成とそのパターニングと不純物ドー
プにより同時に形成できる。従って、工程が少なくて済
み、歩留まりの向上を図ることができる。
【0017】図2(A)は本発明TFT負荷型スタティ
ックRAMの一つの実施例のメモリセル全体のレイアウ
ト図、(B)は回路図である。図面において、Q1、Q
2はTFT負荷を成すところのTFTからなる一対のp
チャンネルMOSトランジスタで、太い実線で示されて
いる。これについては図1において詳細に示してあるの
で、図2では多結晶シリコン領域2a、2bの外形のみ
を示している。破線はバルクMOSトランジスタのシリ
コン(あるいはポリサイド)ゲートを示している。具体
的にはドライバMOSトランジスタQ3、Q4のゲート
及びトランスファMOSトランジスタQ5、Q6のゲー
トが破線によって示されている。尚、Q5、Q6のゲー
トはワード線であるともいえる。細い実線は素子分離領
域と拡散領域との境界を示し、矩形とその対角線はノー
ド用コンタクト部を示す。
ックRAMの一つの実施例のメモリセル全体のレイアウ
ト図、(B)は回路図である。図面において、Q1、Q
2はTFT負荷を成すところのTFTからなる一対のp
チャンネルMOSトランジスタで、太い実線で示されて
いる。これについては図1において詳細に示してあるの
で、図2では多結晶シリコン領域2a、2bの外形のみ
を示している。破線はバルクMOSトランジスタのシリ
コン(あるいはポリサイド)ゲートを示している。具体
的にはドライバMOSトランジスタQ3、Q4のゲート
及びトランスファMOSトランジスタQ5、Q6のゲー
トが破線によって示されている。尚、Q5、Q6のゲー
トはワード線であるともいえる。細い実線は素子分離領
域と拡散領域との境界を示し、矩形とその対角線はノー
ド用コンタクト部を示す。
【0018】尚、このノード用コンタクト部においてM
OSトランジスタQ1、Q2のゲート4d、3dと、n
チャンネルドライバMOSトランジスタQ3、Q4のゲ
ート等とのコンタクトがとられる。ドライバQ3、Q4
のゲートはn型の多結晶シリコンなので、p型であると
ころのMOSトランジスタQ1、Q2のゲートとのコン
タクトをオーミックにするために不純物濃度を高くする
等の配慮をすると好ましい。尚、図2(A)の上部の二
つの矢印は、ビット線の走る位置、方向を示す。
OSトランジスタQ1、Q2のゲート4d、3dと、n
チャンネルドライバMOSトランジスタQ3、Q4のゲ
ート等とのコンタクトがとられる。ドライバQ3、Q4
のゲートはn型の多結晶シリコンなので、p型であると
ころのMOSトランジスタQ1、Q2のゲートとのコン
タクトをオーミックにするために不純物濃度を高くする
等の配慮をすると好ましい。尚、図2(A)の上部の二
つの矢印は、ビット線の走る位置、方向を示す。
【0019】本TFT負荷型スタティックRAMは、バ
ルクトランジスタの部分の形成は通常のTFT負荷型ス
タティックRAMと同じ方法で行うことができる。即
ち、例えば、半導体基板のトレンチエッチング、チャン
ネルストッパ用不純物イオン打込み、トレンチの絶縁物
による埋込みにより素子分離を行う。そして、犠牲酸
化、ウェル形成、Vth制御用不純物イオン打込み、ゲ
ート酸化、ベリッドコンタクト形成、シリコンゲートパ
ターン形成、LDD形成、ソース、ドレイン形成等によ
りCMOSトランジスタを形成する。
ルクトランジスタの部分の形成は通常のTFT負荷型ス
タティックRAMと同じ方法で行うことができる。即
ち、例えば、半導体基板のトレンチエッチング、チャン
ネルストッパ用不純物イオン打込み、トレンチの絶縁物
による埋込みにより素子分離を行う。そして、犠牲酸
化、ウェル形成、Vth制御用不純物イオン打込み、ゲ
ート酸化、ベリッドコンタクト形成、シリコンゲートパ
ターン形成、LDD形成、ソース、ドレイン形成等によ
りCMOSトランジスタを形成する。
【0020】次に、層間絶縁膜を形成し、これにノード
用コンタクトホールを形成し、多結晶シリコン層をCV
Dにより形成し、該多結晶シリコン層のパターニングを
し、CVDによりあるいは加熱酸化(酸化温度、例えば
850℃)等によりゲート絶縁膜を形成し、TFTMO
Sトランジスタのソース(電源線含む)、ドレイン形成
のためのイオン打込みを行い層間絶縁膜を形成し、その
後、アルミニウム配線を形成する。このアルミニウムの
配線の形成は、Vdd、Vss、ビットコンタクトホー
ルを層間絶縁膜に形成し、アルミニウム膜をスパッタリ
ングにより形成し、これをパターニングすることにより
行う。
用コンタクトホールを形成し、多結晶シリコン層をCV
Dにより形成し、該多結晶シリコン層のパターニングを
し、CVDによりあるいは加熱酸化(酸化温度、例えば
850℃)等によりゲート絶縁膜を形成し、TFTMO
Sトランジスタのソース(電源線含む)、ドレイン形成
のためのイオン打込みを行い層間絶縁膜を形成し、その
後、アルミニウム配線を形成する。このアルミニウムの
配線の形成は、Vdd、Vss、ビットコンタクトホー
ルを層間絶縁膜に形成し、アルミニウム膜をスパッタリ
ングにより形成し、これをパターニングすることにより
行う。
【0021】
【発明の効果】本発明TFT負荷型スタティックRAM
は、単一の多結晶シリコン層の互いに離間する一対の多
結晶シリコン領域それぞれに、MOSトランジスタのド
レイン、チャンネル及びソースが形成され、上記各ドレ
インがそれぞれ自己の属するMOSトランジスタと対と
なるう一方のMOSトランジスタのゲート電極を成して
該一方のMOSトランジスタのチャンネルとゲート絶縁
膜を挟んで対向せしめられたTFT負荷を各メモリセル
が有することを特徴とするものである従って、本発明T
FT負荷型スタティックRAMによれば、TFT負荷を
成すMOSトランジスタのゲートと、ソース、ドレイン
及びチャンネルとを同時に形成することができ、TFT
負荷の形成工程を少なくでき、延いては歩留まりの向上
を図ることができる。
は、単一の多結晶シリコン層の互いに離間する一対の多
結晶シリコン領域それぞれに、MOSトランジスタのド
レイン、チャンネル及びソースが形成され、上記各ドレ
インがそれぞれ自己の属するMOSトランジスタと対と
なるう一方のMOSトランジスタのゲート電極を成して
該一方のMOSトランジスタのチャンネルとゲート絶縁
膜を挟んで対向せしめられたTFT負荷を各メモリセル
が有することを特徴とするものである従って、本発明T
FT負荷型スタティックRAMによれば、TFT負荷を
成すMOSトランジスタのゲートと、ソース、ドレイン
及びチャンネルとを同時に形成することができ、TFT
負荷の形成工程を少なくでき、延いては歩留まりの向上
を図ることができる。
【図1】(A)、(B)は本発明TFT負荷型スタティ
ックRAMの一つの実施例の要部であるメモリセルのT
FT負荷を示すもので、(A)は平面図、(B)は
(A)のB−B線視断面図である。
ックRAMの一つの実施例の要部であるメモリセルのT
FT負荷を示すもので、(A)は平面図、(B)は
(A)のB−B線視断面図である。
【図2】(A)、(B)は本発明TFT負荷型スタティ
ックRAMの一つの実施例のメモリセル全体を示すもの
で、(A)はレイアウト図、(B)はメモリセルの回路
図である。
ックRAMの一つの実施例のメモリセル全体を示すもの
で、(A)はレイアウト図、(B)はメモリセルの回路
図である。
2 多結晶シリコン層 2a、2b 多結晶シリコン領域 3s ソース(Q1) 3c チャンネル(Q1) 3d ドレイン[(Q1)、但しQ2のゲート] 4s ソース(Q2) 4c チャンネル(Q2) 4d ドレイン[(Q2)、但しQ1のゲート] 5a、5b ゲート絶縁膜
Claims (1)
- 【請求項1】 単一の多結晶シリコン層の互いに離間す
る一対の多結晶シリコン領域それぞれに、MOSトラン
ジスタのドレイン、チャンネル及びソースが形成され、
上記各ドレインがそれぞれ自己の属するMOSトランジ
スタと対となるもう一方のMOSトランジスタのゲート
電極を成して該一方のMOSトランジスタのチャンネル
とゲート絶縁膜を挟んで対向せしめられたTFT負荷
を、各メモリセルが有することを特徴とするTFT負荷
型スタティックRAM
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24680991A JP3158531B2 (ja) | 1991-08-31 | 1991-08-31 | Tft負荷型スタティックram |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24680991A JP3158531B2 (ja) | 1991-08-31 | 1991-08-31 | Tft負荷型スタティックram |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0563161A true JPH0563161A (ja) | 1993-03-12 |
JP3158531B2 JP3158531B2 (ja) | 2001-04-23 |
Family
ID=17154008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24680991A Expired - Fee Related JP3158531B2 (ja) | 1991-08-31 | 1991-08-31 | Tft負荷型スタティックram |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3158531B2 (ja) |
-
1991
- 1991-08-31 JP JP24680991A patent/JP3158531B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP3158531B2 (ja) | 2001-04-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |