JPH04345065A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04345065A JPH04345065A JP11730591A JP11730591A JPH04345065A JP H04345065 A JPH04345065 A JP H04345065A JP 11730591 A JP11730591 A JP 11730591A JP 11730591 A JP11730591 A JP 11730591A JP H04345065 A JPH04345065 A JP H04345065A
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Links
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Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、スタック型メモリセル
を有する半導体装置の構造に関するものである。
を有する半導体装置の構造に関するものである。
【０００２】
【従来の技術】図２にスタック型キャパシタメモリセル
を有るＤＲＡＭ（ダイナミックランダムアクセスメモリ
）の断面構造図を示す。図２では左側（ａ）にメモリセ
ル部分、右側（ｂ）に周辺部分の構造を示している。 尚本従来例ではＮＭＯＳトランジスタのみ記載してあり
、実際には周辺部分にＰＭＯＳトランジスタも存在して
いるが、本例では省略してある。
を有るＤＲＡＭ（ダイナミックランダムアクセスメモリ
）の断面構造図を示す。図２では左側（ａ）にメモリセ
ル部分、右側（ｂ）に周辺部分の構造を示している。 尚本従来例ではＮＭＯＳトランジスタのみ記載してあり
、実際には周辺部分にＰＭＯＳトランジスタも存在して
いるが、本例では省略してある。
【０００３】図２に於いて１００はＳｉ半導体基板、１
０１，１０２，１０３，１０４は分離能力を高めるため
のＳｉ半導体基板１００より濃度の高い、同一の導電型
を有するチャンネルストップ層、１１６，１１７，１１
８は分離のための厚いフィールド酸化膜、１５０，１５
１，１５２，１５３，１５４は下層配線と上層配線を分
離するための厚い絶縁膜で通常、リン、ボロン等を含む
ＣＶＤ酸化膜が適用される。
０１，１０２，１０３，１０４は分離能力を高めるため
のＳｉ半導体基板１００より濃度の高い、同一の導電型
を有するチャンネルストップ層、１１６，１１７，１１
８は分離のための厚いフィールド酸化膜、１５０，１５
１，１５２，１５３，１５４は下層配線と上層配線を分
離するための厚い絶縁膜で通常、リン、ボロン等を含む
ＣＶＤ酸化膜が適用される。
【０００４】図２ａ部に於いて１２０，１２１は薄いゲ
ート酸化膜、１２３，１２４はゲート電極金属で通常多
結晶シリコン膜もしくは高融点金属を含有したポリサイ
ド膜が用いられる。３０１，３０２，３０３，３０４は
ゲート電極側壁に設置されたサイドウォール膜で通常Ｃ
ＶＤ法もしくは多結晶シリコン膜の酸化により生成され
た酸化膜が使われている。サイドウォール膜はトランジ
スタのＬＤＤ構造を得るため形成されるものであり、該
サイドウォール膜をマスクとして半導体基板１００と反
対の導電型を有する拡散層１１１，１１２，１１３が形
成される。また１０５，１０６，１０７，１０８は同様
に半導体基板１００と反対の導電型を有する拡散層であ
り、前記拡散層１１１，１１２，１１３より不純物濃度
が低くかつ浅いものである。１３０，１３１，１３２，
１３３はＣＶＤ法により形成された絶縁膜であり、キャ
パシタ電極との導通を図かるため拡散層１１１，１１３
に達する開孔部１４０，１４１を形成している。３００
，３０１は多結晶シリコン膜により構成され、キャパシ
タの下層電極であり、前記開孔部１４０，１４１を通し
て拡散層１１１，１１３と導通している。１４２，１４
３はキャパシタとなる薄い絶縁膜であり通常シリコン窒
化膜を主材料としている。１４４，１４５はキャパシタ
の上層電極となる多結晶Ｓｉ膜であり、更に上層には、
厚い絶縁膜１５０，１５１が設置され、該絶縁膜は拡散
層１１２に達する開孔部３２０を有している。１６０は
アルミニウムを主材料とする配線層であり、前記開孔部
３２０を介して、拡散層１１２と導通している。本メモ
リセル構造を示す図に於いて、アルミ配線１６０はビッ
ト線として、またゲート電極１２３，１２４はトランス
ファーゲート（ワード線）としてＤＲＡＭのメモリセル
として機能している。
ート酸化膜、１２３，１２４はゲート電極金属で通常多
結晶シリコン膜もしくは高融点金属を含有したポリサイ
ド膜が用いられる。３０１，３０２，３０３，３０４は
ゲート電極側壁に設置されたサイドウォール膜で通常Ｃ
ＶＤ法もしくは多結晶シリコン膜の酸化により生成され
た酸化膜が使われている。サイドウォール膜はトランジ
スタのＬＤＤ構造を得るため形成されるものであり、該
サイドウォール膜をマスクとして半導体基板１００と反
対の導電型を有する拡散層１１１，１１２，１１３が形
成される。また１０５，１０６，１０７，１０８は同様
に半導体基板１００と反対の導電型を有する拡散層であ
り、前記拡散層１１１，１１２，１１３より不純物濃度
が低くかつ浅いものである。１３０，１３１，１３２，
１３３はＣＶＤ法により形成された絶縁膜であり、キャ
パシタ電極との導通を図かるため拡散層１１１，１１３
に達する開孔部１４０，１４１を形成している。３００
，３０１は多結晶シリコン膜により構成され、キャパシ
タの下層電極であり、前記開孔部１４０，１４１を通し
て拡散層１１１，１１３と導通している。１４２，１４
３はキャパシタとなる薄い絶縁膜であり通常シリコン窒
化膜を主材料としている。１４４，１４５はキャパシタ
の上層電極となる多結晶Ｓｉ膜であり、更に上層には、
厚い絶縁膜１５０，１５１が設置され、該絶縁膜は拡散
層１１２に達する開孔部３２０を有している。１６０は
アルミニウムを主材料とする配線層であり、前記開孔部
３２０を介して、拡散層１１２と導通している。本メモ
リセル構造を示す図に於いて、アルミ配線１６０はビッ
ト線として、またゲート電極１２３，１２４はトランス
ファーゲート（ワード線）としてＤＲＡＭのメモリセル
として機能している。
【０００５】図２ｂ部はメモリセル以外の周辺のトラン
ジスタ構造を示したものである。
ジスタ構造を示したものである。
【０００６】尚、本実施例ではメモリセルと同一のトラ
ンジスタ（ＮチャンネルＭＯＳトランジスタ）を例示し
ている。
ンジスタ（ＮチャンネルＭＯＳトランジスタ）を例示し
ている。
【０００７】１２２はゲートとなる薄い絶縁膜、１２５
はゲート電極金属、３０５，３０６はゲート側壁に形成
されたサイドウォール膜でＬＤＤ構造を得るために供さ
れる。１０９，１１０は半導体基板１００と反対の導電
型を有する不純物濃度が低い浅いＮ− 拡散層、１１４
，１１５は半導体基板１００と反対の導電型を有するＮ
＋ 拡散層、１３４，１３５，３５２はＣＶＤ酸化膜で
あり、前記メモリセルに於いてトランスファ−ゲート電
極とキャパシタの多結晶Ｓｉ膜の分離のため生成される
ものであり、工程上は同時に生成される。１５２，１５
３，１５４はリン、ボロン等を不純物として含むＣＶＤ
絶縁膜であり、これも前記メモリセルの絶縁膜１５０，
１５１の形成時に同時に生成されるものである。絶縁膜
１５２，１５３，１５４は拡散層１１４，１１５に達す
る開孔部３５０，３５１を有し、配線層１６１，１６２
が拡散層１１４，１１５に導通している。また以上説明
したＤＲＡＭメモリセルの構造に於いては、メモリセル
が半導体基板と同一の導電型を有するウエル層内に形成
されている事もある。
はゲート電極金属、３０５，３０６はゲート側壁に形成
されたサイドウォール膜でＬＤＤ構造を得るために供さ
れる。１０９，１１０は半導体基板１００と反対の導電
型を有する不純物濃度が低い浅いＮ− 拡散層、１１４
，１１５は半導体基板１００と反対の導電型を有するＮ
＋ 拡散層、１３４，１３５，３５２はＣＶＤ酸化膜で
あり、前記メモリセルに於いてトランスファ−ゲート電
極とキャパシタの多結晶Ｓｉ膜の分離のため生成される
ものであり、工程上は同時に生成される。１５２，１５
３，１５４はリン、ボロン等を不純物として含むＣＶＤ
絶縁膜であり、これも前記メモリセルの絶縁膜１５０，
１５１の形成時に同時に生成されるものである。絶縁膜
１５２，１５３，１５４は拡散層１１４，１１５に達す
る開孔部３５０，３５１を有し、配線層１６１，１６２
が拡散層１１４，１１５に導通している。また以上説明
したＤＲＡＭメモリセルの構造に於いては、メモリセル
が半導体基板と同一の導電型を有するウエル層内に形成
されている事もある。
【０００８】
【発明が解決しようとする課題】以上説明した様にスタ
ック型メモリセルを有するＤＲＡＭＩ／Ｃに於いて、通
常Ｓｉ基板と反対の導電型を有する拡散層を具備したＭ
ＯＳトランジスタは、メモリセルと周辺部は同一の工程
で形成され、従って同一の極のＭＯＳトランジスタは全
て同一拡散プロファイルを有している。一方ＤＲＡＭＩ
／Ｃの性能上の鑑点から、微細化が進むにつれメモリセ
ル容量の低下が避けられず、データ保持時間を維持する
のが困難になりつつある。通常ＤＲＡＭの保持時間はメ
モリセルにおけるＳｉ半導体基板よりの電子注入により
律速される事が多く、メモリセル部分の拡散層の濃度を
下げてリークを減らす事が必要となっている。
ック型メモリセルを有するＤＲＡＭＩ／Ｃに於いて、通
常Ｓｉ基板と反対の導電型を有する拡散層を具備したＭ
ＯＳトランジスタは、メモリセルと周辺部は同一の工程
で形成され、従って同一の極のＭＯＳトランジスタは全
て同一拡散プロファイルを有している。一方ＤＲＡＭＩ
／Ｃの性能上の鑑点から、微細化が進むにつれメモリセ
ル容量の低下が避けられず、データ保持時間を維持する
のが困難になりつつある。通常ＤＲＡＭの保持時間はメ
モリセルにおけるＳｉ半導体基板よりの電子注入により
律速される事が多く、メモリセル部分の拡散層の濃度を
下げてリークを減らす事が必要となっている。
【０００９】またＩ／Ｃの静電耐圧もトランジスタの微
細化に伴い、規格に対して厳しい方向に進んでおり、パ
ターン設計上の工夫と並行してトランジスタの改良も要
求されている。
細化に伴い、規格に対して厳しい方向に進んでおり、パ
ターン設計上の工夫と並行してトランジスタの改良も要
求されている。
【００１０】本発明は、前述した、ＤＲＡＭＩ／Ｃの微
細化に伴い欠点が顕在化しつつある、 （１）メモリセルのデータ保持時間 （２）ＤＲＡＭ Ｉ／Ｃの静電耐圧 等の性能に優れたＤＲＡＭＩ／Ｃを実現するためのもの
である。
細化に伴い欠点が顕在化しつつある、 （１）メモリセルのデータ保持時間 （２）ＤＲＡＭ Ｉ／Ｃの静電耐圧 等の性能に優れたＤＲＡＭＩ／Ｃを実現するためのもの
である。
【００１１】
【課題を解決するための手段】本発明は前述の目的のた
め、ＤＲＡＭＩ／Ｃの構造に於いて、（１）メモリセル
のトランスファゲートとなるＭＯＳトランジスタの拡散
プロファイル、（２）メモリセルを除く周辺部の前記（
１）項と同一の極となるＭＯＳトランジスタの拡散プロ
ファイル、（３）周辺部に於いて特定の一部の前記（１
）（２）と同一の極となるＭＯＳトランジスタの拡散プ
ロファイルが異なる事を特徴とし、少なくとも同一の極
となるＭＯＳトランジスタに於いて３種類以上の拡散プ
ロファイルを具備する事により、ＤＲＡＭの保持時間、
静電耐圧に改良を加えたものである。
め、ＤＲＡＭＩ／Ｃの構造に於いて、（１）メモリセル
のトランスファゲートとなるＭＯＳトランジスタの拡散
プロファイル、（２）メモリセルを除く周辺部の前記（
１）項と同一の極となるＭＯＳトランジスタの拡散プロ
ファイル、（３）周辺部に於いて特定の一部の前記（１
）（２）と同一の極となるＭＯＳトランジスタの拡散プ
ロファイルが異なる事を特徴とし、少なくとも同一の極
となるＭＯＳトランジスタに於いて３種類以上の拡散プ
ロファイルを具備する事により、ＤＲＡＭの保持時間、
静電耐圧に改良を加えたものである。
【００１２】
【作用】本発明では前述のように、少なくとも三種類の
拡散プロファイルを有する一極性のＭＯＳトランジスタ
を具備することにより、（１）メモリセルではＬＤＤ構
造を用いず、単一ドレイン拡散層を具備したＭＯＳトラ
ンジスタ構造としデータ保持時間の向上が図れ、（２）
周辺部では静電耐圧に影響を及ぼす特定トランジスタの
み二重拡散ドレイン拡散層を具備したＭＯＳトランジス
タ構造とする事により、性能の向上が図れる。
拡散プロファイルを有する一極性のＭＯＳトランジスタ
を具備することにより、（１）メモリセルではＬＤＤ構
造を用いず、単一ドレイン拡散層を具備したＭＯＳトラ
ンジスタ構造としデータ保持時間の向上が図れ、（２）
周辺部では静電耐圧に影響を及ぼす特定トランジスタの
み二重拡散ドレイン拡散層を具備したＭＯＳトランジス
タ構造とする事により、性能の向上が図れる。
【００１３】
【実施例】図１に本発明の実施例の構造を示す。
【００１４】図１に於いてｃはメモリセル部、ｄは周辺
部の模式断面を示している。
部の模式断面を示している。
【００１５】Ｓｉ半導体基板１、分離のための厚いフィ
ールド酸化膜８，９，１０，１１，分離能力を高めるた
めの半導体基板１と同一の導電性を有するチャンネルス
トップ層２，３，４，５，６，７が用意されている。２
５，２６，２７，２８はトランジスタのゲートを構成す
る薄い絶縁膜であり、工程上では同時に形成される。２
９，３０，３１，３２も同様にゲートを形成する電極で
あり通常多結晶Ｓｉ膜もしくは高融点金属膜および前記
複合膜が用いられている。ゲート電極パターンが形成さ
れた後ＬＤＤ構造（Ｌｉｓｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）の一部となる半導体基板１と反対の導電型
を有する不純物濃度の低い拡散層１２，１３，１４，１
５，１６，１７，１８が同時にゲートセルフアラインで
Ｓｉ基板１中に形成される。通常はＳｉ半導体基板とし
てはＰ型Ｓｉが適用され、拡散層１２，１３，１４，１
５，１６，１７，１８は燐を不純物として約１０１３ｃ
ｍ−２のオーダでイオン注入法にて形成される。次にメ
モリセルｃを除く周辺ｄの特定トランジスタにのみに、
更に半導体基板１と反対の導電型を有する不純物１９，
２０を形成し特定のＭＯＳトランジスタの拡散層を二重
構造とする。通常、本不純物としてはヒ素が用いられる
約１０１４ｃｍ−２のオーダでイオン注入法にて形成さ
れる。本プロセスでは特定トランジスタ以外を公知のホ
トリソグラフィ技術によりマスキングする事により選択
的に拡散層を形成する手段が用いられるのが通常である
。次に前記ゲート構造側壁にサイドウォール膜８０，８
１，８２，８３，８４，８５，８６，８７を形成する。 サイドウォール膜の形成方法としては通常ＣＶＤ絶縁膜
を全面堆積し、その後エッチオフ技術を用いる事により
達成される。サイドウォール膜形成後に図１ｃに示すメ
モリセル部分全面を公知のホトリソグラフィ技術により
マスキングし、メモリセル部ｃを除く周辺部ｄに半導体
基板１と反対の導電型を有する不純物をイオン注入法に
より約１０１５ｃｍ−２のオーダーで打ち込む。通常不
純物としてはヒ素が用いられ、該不純物はサイドウォー
ル８４，８５，８６，８７をマスクとして拡散し、周辺
部に於いては単一拡散Ｎ− 層を有するＬＤＤＭＯＳト
ランジスタと、二重拡散Ｎ− 層を有するＬＤＤＭＯＳ
トランジスタが形成される。次に全面にＣＶＤ絶縁膜３
３，３４，３５，３６，３７，３８，３９，４０，４１
，４２が全面に形成され、メモリセルｃに於いては拡散
層１２，１４に達する開孔部５０，５１が設けられる。 次に不純物を含む多結晶Ｓｉ層９０，９１がパターン形
成され、前記多結晶Ｓｉ層は開孔部５０，５１を通して
拡散層１２，１４と導通する。この後前記キャパシタの
下層電極となる多結晶Ｓｉ層上にシリコン窒化膜を主材
料とする薄い絶縁膜５２，５３，を堆積させた後、上層
電極となる不純物を含有する多結晶Ｓｉ膜５４，５５を
少なくとも前記多結晶Ｓｉ９０，９１の全面を被覆する
様形成する。上層多結晶Ｓｉ膜９０，９１を形成後、上
層配線と分離するため、リン、ボロン等を不純物として
含むＣＶＤ絶縁膜６０，６１，６２，６３，６４，６５
，６６，６７を全面に形成し、拡散層１３，２３，２４
，２１，２２に達する開孔部９５，９６，９７，９８，
９９を形成する。最後にアルミニウムを主材料とする配
線層７０，７１，７２，７３，７４をパターン形成し、
７０は９７を介してビット線と基板との導通を、７１，
７２，７３，７４は９５，９６，９８，９９を介してト
ランジスタのソース、ドレインとして機能する。
ールド酸化膜８，９，１０，１１，分離能力を高めるた
めの半導体基板１と同一の導電性を有するチャンネルス
トップ層２，３，４，５，６，７が用意されている。２
５，２６，２７，２８はトランジスタのゲートを構成す
る薄い絶縁膜であり、工程上では同時に形成される。２
９，３０，３１，３２も同様にゲートを形成する電極で
あり通常多結晶Ｓｉ膜もしくは高融点金属膜および前記
複合膜が用いられている。ゲート電極パターンが形成さ
れた後ＬＤＤ構造（Ｌｉｓｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）の一部となる半導体基板１と反対の導電型
を有する不純物濃度の低い拡散層１２，１３，１４，１
５，１６，１７，１８が同時にゲートセルフアラインで
Ｓｉ基板１中に形成される。通常はＳｉ半導体基板とし
てはＰ型Ｓｉが適用され、拡散層１２，１３，１４，１
５，１６，１７，１８は燐を不純物として約１０１３ｃ
ｍ−２のオーダでイオン注入法にて形成される。次にメ
モリセルｃを除く周辺ｄの特定トランジスタにのみに、
更に半導体基板１と反対の導電型を有する不純物１９，
２０を形成し特定のＭＯＳトランジスタの拡散層を二重
構造とする。通常、本不純物としてはヒ素が用いられる
約１０１４ｃｍ−２のオーダでイオン注入法にて形成さ
れる。本プロセスでは特定トランジスタ以外を公知のホ
トリソグラフィ技術によりマスキングする事により選択
的に拡散層を形成する手段が用いられるのが通常である
。次に前記ゲート構造側壁にサイドウォール膜８０，８
１，８２，８３，８４，８５，８６，８７を形成する。 サイドウォール膜の形成方法としては通常ＣＶＤ絶縁膜
を全面堆積し、その後エッチオフ技術を用いる事により
達成される。サイドウォール膜形成後に図１ｃに示すメ
モリセル部分全面を公知のホトリソグラフィ技術により
マスキングし、メモリセル部ｃを除く周辺部ｄに半導体
基板１と反対の導電型を有する不純物をイオン注入法に
より約１０１５ｃｍ−２のオーダーで打ち込む。通常不
純物としてはヒ素が用いられ、該不純物はサイドウォー
ル８４，８５，８６，８７をマスクとして拡散し、周辺
部に於いては単一拡散Ｎ− 層を有するＬＤＤＭＯＳト
ランジスタと、二重拡散Ｎ− 層を有するＬＤＤＭＯＳ
トランジスタが形成される。次に全面にＣＶＤ絶縁膜３
３，３４，３５，３６，３７，３８，３９，４０，４１
，４２が全面に形成され、メモリセルｃに於いては拡散
層１２，１４に達する開孔部５０，５１が設けられる。 次に不純物を含む多結晶Ｓｉ層９０，９１がパターン形
成され、前記多結晶Ｓｉ層は開孔部５０，５１を通して
拡散層１２，１４と導通する。この後前記キャパシタの
下層電極となる多結晶Ｓｉ層上にシリコン窒化膜を主材
料とする薄い絶縁膜５２，５３，を堆積させた後、上層
電極となる不純物を含有する多結晶Ｓｉ膜５４，５５を
少なくとも前記多結晶Ｓｉ９０，９１の全面を被覆する
様形成する。上層多結晶Ｓｉ膜９０，９１を形成後、上
層配線と分離するため、リン、ボロン等を不純物として
含むＣＶＤ絶縁膜６０，６１，６２，６３，６４，６５
，６６，６７を全面に形成し、拡散層１３，２３，２４
，２１，２２に達する開孔部９５，９６，９７，９８，
９９を形成する。最後にアルミニウムを主材料とする配
線層７０，７１，７２，７３，７４をパターン形成し、
７０は９７を介してビット線と基板との導通を、７１，
７２，７３，７４は９５，９６，９８，９９を介してト
ランジスタのソース、ドレインとして機能する。
【００１６】
【発明の効果】以上説明した様に、本発明では少なくと
も三種類の拡散プロファイルを有する一極性のＭＯＳト
ランジスタを具備することにより、（１）メモリセルで
はＬＤＤ構造を用いず単一ドレイン拡散層を具備したＭ
ＯＳトランジスタ構造としたのでデータ保持時間の向上
が図かられ、（２）周辺部では静電耐圧に影響を及ぼす
特定トランジスタのみ二重拡散ドレイン拡散層を具備し
たＭＯＳトランジスタ構造とする事により性能的に優れ
たＤＲＡＭＩ／Ｃの実現が可能となる。
も三種類の拡散プロファイルを有する一極性のＭＯＳト
ランジスタを具備することにより、（１）メモリセルで
はＬＤＤ構造を用いず単一ドレイン拡散層を具備したＭ
ＯＳトランジスタ構造としたのでデータ保持時間の向上
が図かられ、（２）周辺部では静電耐圧に影響を及ぼす
特定トランジスタのみ二重拡散ドレイン拡散層を具備し
たＭＯＳトランジスタ構造とする事により性能的に優れ
たＤＲＡＭＩ／Ｃの実現が可能となる。
【図１】本発明の実施例の構造図
【図２】従来例の構造図
１ Ｓｉ基板
２〜７ チャンネルストップ層
８〜１１ フィールド酸化膜
１２〜１８，１９，２０ 拡散層３３〜４２，５
２，５３，６０〜６７ 絶縁膜５０，５１，９５
〜９９ 開孔部８０〜８７ サイドウォー
ル ５４，５５，９０，９１ 多結晶Ｓｉ層７０〜７
４ 配線層
２，５３，６０〜６７ 絶縁膜５０，５１，９５
〜９９ 開孔部８０〜８７ サイドウォー
ル ５４，５５，９０，９１ 多結晶Ｓｉ層７０〜７
４ 配線層
Claims (1)
- 【請求項１】 スタック型メモリセルを具備した半導
体装置において、少くとも三種類以上の拡散プロファイ
ルを有するＭＯＳトランジスタにより構成し、（ａ）Ｍ
ＯＳトランジスタは全て電極構造の側壁に酸化膜からな
るサイドウォールを具備し、（ｂ）メモリセルのトラン
スファーゲートとなるＭＯＳトランジスタはＮ− の浅
い拡散層を具備し、（ｃ）メモリセル以外の特定ＭＯＳ
トランジスタは二重拡散Ｎ− ，Ｎ＋ 層からなる拡散
層を具備し、かつＬＤＤ構造となっており、（ｄ）上記
以外の前記（ｂ）（ｃ）項と同一の極性を示すＭＯＳト
ランジスタはＮ− ，Ｎ＋ 層からなる拡散層を具備し
、かつＬＤＤ構造となっており、（ｅ）前記（ｂ）（ｃ
）（ｄ）項のＭＯＳトランジスタの構造（ゲート電極厚
さ、材料、ゲート絶縁膜厚）は全て同一であることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11730591A JPH04345065A (ja) | 1991-05-22 | 1991-05-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11730591A JPH04345065A (ja) | 1991-05-22 | 1991-05-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04345065A true JPH04345065A (ja) | 1992-12-01 |
Family
ID=14708466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11730591A Pending JPH04345065A (ja) | 1991-05-22 | 1991-05-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04345065A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0647969A1 (en) * | 1993-10-12 | 1995-04-12 | Kabushiki Kaisha Toshiba | Method of forming contacts in the memory region and the peripheral region of an IC |
| US6066881A (en) * | 1998-01-29 | 2000-05-23 | Mitsubishi Denki Kabushiki Kaisha | Integrated circuit having a memory cell transistor with a gate oxide layer which is thicker than the gate oxide layer of a peripheral circuit transistor |
-
1991
- 1991-05-22 JP JP11730591A patent/JPH04345065A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0647969A1 (en) * | 1993-10-12 | 1995-04-12 | Kabushiki Kaisha Toshiba | Method of forming contacts in the memory region and the peripheral region of an IC |
| US5545926A (en) * | 1993-10-12 | 1996-08-13 | Kabushiki Kaisha Toshiba | Integrated mosfet device with low resistance peripheral diffusion region contacts and low PN-junction failure memory diffusion contacts |
| US6320260B1 (en) | 1993-10-12 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6326691B1 (en) | 1993-10-12 | 2001-12-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6066881A (en) * | 1998-01-29 | 2000-05-23 | Mitsubishi Denki Kabushiki Kaisha | Integrated circuit having a memory cell transistor with a gate oxide layer which is thicker than the gate oxide layer of a peripheral circuit transistor |
| US6762084B2 (en) | 1998-01-29 | 2004-07-13 | Renesas Technology Corp. | Integrated circuit having a memory cell transistor with a gate oxide layer which is thicker than the gate oxide layer of a peripheral circuit transistor |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000425 |