KR100451761B1 - 에스램셀의제조방법 - Google Patents
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Abstract
본 발명은 셀 사이즈를 줄이고 대칭적 구조를 통해 셀의 안정성을 개선시키는데 적당한 에스램 셀의 제조방법에 관한 것으로서, 상기 반도체 기판에 액티브영역과 필드영역을 정의하여 상기 필드영역에 필드산화막을 형성하는 단계와, 상기 필드산화막에 인접한 반도체 기판에 소정깊이로 제 1 트랜치를 형성하는 단계와, 상기 제 1 트랜치 및 그에 인접한 반도체 기판상에 드라이브 트랜지스터의 제 1 게이트 라인을 형성하는 단계와, 상기 제 1 게이트 라인과 인접한 반도체 기판상에 억세스 트랜지스터의 제 2 게이트 라인을 형성하는 단계와, 상기 제 2 게이트 라인의 표면에 제 1 층간 절연막을 형성하는 단계와, 상기 제 1, 제 2 게이트 라인 양측의 반도체 기판 표면내에 소오스 및 드레인 불순물 영역을 형성하는 단계와, 상기 제 2 게이트 라인 사이의 반도체 기판에 소정깊이로 제 2 트랜치를 형성하여 액티브영역을 분리하는 단계와, 상기 반도체 기판의 전면에 제 2 층간 절연막을 형성한 후 소오스 및 드레인 불순물 영역과 제 1 게이트 라인이 소정부분 노출되도록 비아홀을 형성하는 단계와, 상기 비아홀을 통해 소오스 및 드레인 불순물 영역과 제 1 게이트 라인을 연결하는 박막 트랜지스터의 제 3 게이트 라인을 형성하는 단계와, 그리고 상기 제 3 게이트 라인과 직교하게 반도체기판상에 박막트랜지스터의 채널영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 셀 사이즈를 줄이고 대칭적 구조를 통해 셀의 안정성을 개선시키는데 적당한 에스램(SRAM) 셀의 제조방법에 관한 것이다.
일반적으로 SRAM 셀은 4개의 트랜지스터(예를 들면, 2개의 액세스 트랜지스터들 및 2개의 드라이브 트랜지스터들)와 2개의 폴리 실리콘 부하저항으로 구성되거나, 또는 6개의 트랜지스터들로 구성된다.
특히, 4M급 이상의 고집적 셀은 일반적으로 4개의 NMOS 트랜지스터들과 2개의 PMOS 트랜지스터들로 이루어지는 CMOS 형태로 구성되어 있다.
또한, 집적도가 낮은 제품에서는 면적 측면에서 유리한 비대칭셀(Assymetry Cell)을 사용하였으며, 고집적화되면서 셀의 면적이 축소되어 비대칭성이 동작에 큰 영향을 미치게 되면서 대칭셀(Symmetry Cell)이 필수적으로 되었으나 동일 선폭을 사용할 경우 면적이 다소 커지게 되었다.
따라서 현재에는 대칭성을 유지하면서 면적도 줄이는 것이 주관심사가 되었다.
이하, 첨부된 도면을 참고하여 종래 기술의 에스램 셀을 설명하면 다음과 같다.
도 1은 일반적인 에스램 셀을 나타낸 회로도이다.
도 1에 도시한 바와 같이, 워드라인(W/L)으로 연결된 제 1, 제 2 억세스 트랜지스터(TA1,TA2)와, 상기 제 1 억세스 트랜지스터(TA1)의 소오스단과 공통으로 연결되는 제 1 피모스 로드트랜지스터(TL1)와 제 1 드라이브 트랜지스터(TD1)와,상기 제 2 억세스 트랜지스터(TA2)의 소오스단과 공통으로 연결되는 제 2 피모스 로드트랜지스터(TL2)와 제 2 드라이브 트랜지스터(TD2)와, 그리고 상기 제 1 피모스 로드트랜지스터(TL1)의 게이트와 제 1 드라이브 트랜지스터(TD1)의 게이트는 상기 제 2 피모스 로드트랜지스터(TL2)와 제 2 드라이브 트랜지스터(TD2) 및 제 2 억세스 트랜지스터(TA2)가 공통으로 연결된 단자와 연결되고, 상기 제 2 피모스 로드트랜지스터(TL2)의 게이트와 제 2 드라이브 트랜지스터(TD2)의 게이트는 상기 제 1 피모스 로드트랜지스터(TL1)와 제 1 드라이브 트랜지스터(TD1) 및 제 1 억세스 트랜지스터(TA1)가 공통으로 연결된 단자와 연결되며, 상기 제 1 억세스 트랜지스터(TA1)의 드레인단에는 비트바라인()이 콘택되고, 상기 제 2 억세스 트랜지스터(TA2)의 드레인단에는 비트라인(B/L)이 콘택되어 구성된다.
그러나 상기와 같은 종래 기술의 에스램 셀에 있어서 액티브영역이 넓어 셀 사이즈가 크고 억세스 트랜지스터의 비대칭성 때문에 셀이 불안정하다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 액티브 영역을 최소화하여 셀 사이즈를 줄이고 대칭적 구조를 통해 셀의 안정을 개선시키도록 한 에스램 셀의 제조방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 에스램 셀의 회로도
도 2a 내지 도 2g는 본 발명에 의한 에스램 셀의 제조방법을 나타낸 평면도
도 3a 내지 도 3g는 도 2a 내지 도 2g의 Ⅳ-Ⅳ'선에 따른 에스램 셀의 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : P-웰
23 : 필드 산화막 24 : 제 1 게이트 산화막
25 : 제 1 게이트 라인 26 : 제 2 게이트 산화막
27 : 제 2 게이트 라인 28 : 제 1 층간 절연막
29 : 소오스 및 드레인 불순물 영역 30 : 트랜치
31 : 제 2 층간 절연막 32 : 비아홀
33 : 제 3 게이트 라인 34 : 제 3 게이트 산화막
35 : 박막트랜지스터의 채널영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 에스램 셀의 제조방법은반도체 기판에 액티브영역과 필드영역을 정의하여 상기 필드영역에 필드산화막을 형성하는 단계와, 상기 필드산화막에 인접한 반도체 기판에 소정깊이로 제 1 트랜치를 형성하는 단계와, 상기 제 1 트랜치 및 그에 인접한 반도체 기판상에 드라이브 트랜지스터의 제 1 게이트 라인을 형성하는 단계와, 상기 제 1 게이트 라인과 인접한 반도체 기판상에 억세스 트랜지스터의 제 2 게이트 라인을 형성하는 단계와, 상기 제 2 게이트 라인의 표면에 제 1 층간 절연막을 형성하는 단계와, 상기 제 1, 제 2 게이트 라인 양측의 반도체 기판 표면내에 소오스 및 드레인 불순물 영역을 형성하는 단계와, 상기 제 2 게이트 라인 사이의 반도체 기판에 소정깊이로 제 2 트랜치를 형성하여 액티브영역을 분리하는 단계와, 상기 반도체 기판의 전면에 제 2 층간 절연막을 형성한 후 소오스 및 드레인 불순물 영역과 제 1 게이트 라인이 소정부분 노출되도록 비아홀을 형성하는 단계와, 상기 비아홀을 통해 소오스 및 드레인 불순물 영역과 제 1 게이트 라인을 연결하는 박막 트랜지스터의 제 3 게이트 라인을 형성하는 단계와, 그리고 상기 제 3 게이트 라인과 직교하게 반도체기판상에 박막트랜지스터의 채널영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 에스램 셀의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명에 의한 에스램 셀의 제조방법을 나타낸 레이아웃도이고, 도 3a 내지 도 3g는 도 2a 내지 도 2g의 Ⅳ-Ⅳ'선에 따른 공정단면도이다.
도 2a 및 도 3a에 도시한 바와 같이, n형 반도체 기판(21)의 전면에 선택적으로 P형 불순물이온을 주입하여 상기 반도체 기판(21)의 표면내에 P-웰(22)을 형성한다.
이어, 상기 반도체 기판(21)에 액티브영역과 필드영역을 정의하여 상기 필드영역에 필드 산화막(23)을 형성한다.
도 2b 및 도 3b에 도시한 바와 같이, 상기 필드 산화막(23)에 인접한 반도체 기판(21)에 소정깊이로 트랜치(Trench)를 형성하고, 상기 트랜치가 형성된 반도체 기판(21)의 표면에 제 1 게이트 산화막(24)을 형성한다.
이어, 상기 트랜치를 포함한 반도체 기판(21)의 전면에 제 1 전도층을 증착하고, 상기 트랜치내부 및 그에 인접한 반도체 기판(21)상에만 남도록 선택적으로 패터닝하여 드라이브 트랜지스터의 제 1 게이트 라인(25)을 형성한다.
도 2c 내지 도 3c에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 제 2 게이트 산화막(26) 및 제 2 전도층을 증착하고, 상기 제 2 전도층 및 제 2 게이트 산화막(26)을 선택적으로 제거하여 억세스 트랜지스터의 제 2 게이트 라인(27)을 형성한다.
여기서 상기 제 2 게이트 라인(27)은 상기 제 1 게이트 라인(25)과 인접되게 형성한다.
이어, 상기 제 2 게이트 라인(27)의 표면에 캡 절연막 및 절연막 측벽으로 제 1 층간 절연막(28)을 형성한다.
도 2d와 도 3d에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 고농도n형 불순물 이온을 주입하여 상기 제 1, 제 2 게이트 라인(25,27) 양측의 반도체 기판(21) 표면내에 소오스 및 드레인 불순물 영역(29)을 형성한다.
이어, 상기 반도체 기판(21)의 포토마스킹 공정을 실시하여 상기 소오스 및 드레인 불순물 영역(29) 보다 깊게 상기 반도체 기판(21)에 트랜치(30)를 형성하여 액티브영역을 분리한다.
도 2e와 도 3e에 도시한 바와 같이, 상기 트랜치(30)를 포함한 반도체 기판(21)에 전면에 제 2 층간 절연막(31)을 형성하고, 사진석판술 및 식각공정으로 상기 제 2 층간 절연막(31)을 선택적으로 제거하여 반도체 기판(21)의 표면이 소정부분 노출되도록 비아홀(32)을 형성한다.
여기서 상기 비아홀(32)은 드라이브 트랜지스터의 게이트라인과 다른 드라이브 트랜지스터의 소오스 및 드레인 불순물 영역(29)의 연결용이다,
도 2f와 도 3f에 도시한 바와 같이, 상기 비아홀(32)을 포함한 반도체 기판(21)의 전면에 제 3 전도층을 증착한 후 사진식각공정으로 실시하여 상기 비아홀(32)을 통해 소오스 및 드레인 불순물 영역(29)과 제 1 게이트 라인(25)이 연결시키는 박막 트랜지스터의 제 3 게이트 라인(33)을 형성한다.
여기서 상기 제 3 게이트 라인(33)은 일정한 간격을 갖고 일방향으로 형성한다.
이어, 상기 제 3 게이트 라인(33)의 표면에 제 3 게이트 산화막(34)을 형성한다.
도 2g와 도 3g에 도시한 바와 같이, 상기 박막 트랜지스터의 채널영역을 형성하기 위해 반도체 기판(21)의 전면에 제 4 전도층을 증착한 후 사진식각공정으로 선택적으로 제거하여 박막 트랜지스터의 채널영역(35)을 형성한다.
여기서 상기 채널영역(35)은 상기 제 3 게이트 라인(33)과 수직방향으로 제 3 게이트 라인(33)에 걸쳐지나가도록 형성하며, 상기 제 3 게이트 라인(33)은 옵셋(off-set)되게 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 에스램 셀의 제조방법에 있어서 다음과 같은 효과가 있다.
첫째, 액티브영역을 분리하여 액티브영역의 폭을 최소화함으로써 셀 사이즈를 줄일 수 있다.
둘째, 박막 트랜지스터간의 간격을 최대로 확보할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
셋째, 두 개의 억세스 트랜지스터를 사용함으로써 셀의 안정성을 가져올 수 있다.
Claims (2)
- 반도체 기판에 액티브영역과 필드영역을 정의하여 상기 필드영역에 필드산화막을 형성하는 단계;상기 필드산화막에 인접한 반도체 기판에 소정깊이로 제 1 트랜치를 형성하는 단계;상기 제 1 트랜치 및 그에 인접한 반도체 기판상에 드라이브 트랜지스터의 제 1 게이트 라인을 형성하는 단계;상기 제 1 게이트 라인과 인접한 반도체 기판상에 억세스 트랜지스터의 제 2 게이트 라인을 형성하는 단계;상기 제 2 게이트 라인의 표면에 제 1 층간 절연막을 형성하는 단계;상기 제 1, 제 2 게이트 라인 양측의 반도체 기판 표면내에 소오스 및 드레인 불순물 영역을 형성하는 단계;상기 제 2 게이트 라인 사이의 반도체 기판에 소정깊이로 제 2 트랜치를 형성하여 액티브영역을 분리하는 단계;상기 반도체 기판의 전면에 제 2 층간 절연막을 형성한 후 소오스 및 드레인 불순물 영역과 제 1 게이트 라인이 소정부분 노출되도록 비아홀을 형성하는 단계;상기 비아홀을 통해 소오스 및 드레인 불순물 영역과 제 1 게이트 라인을 연결하는 박막 트랜지스터의 제 3 게이트 라인을 형성하는 단계; 그리고상기 제 3 게이트 라인과 직교하게 반도체기판상에 박막트랜지스터의 채널영역을 형성하는 단계를 포함하여 형성함을 특징으로하는에스램 셀의 제조방법.
- 제 1 항에 있어서,상기 제 2 트랜치는 소오스 및 드레인 불순물 영역보다 깊게 형성함을 특징으로 하는 에스램 셀의 제조방법.
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