KR970008618A - 버티칼 트랜지스터를 갖는 에스램(sram) 셀 제조방법 - Google Patents

버티칼 트랜지스터를 갖는 에스램(sram) 셀 제조방법 Download PDF

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KR970008618A
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신헌종
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김광호
삼성전자 주식회사
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract

버티칼 트랜지스터를 갖는 에스램 셀 제조방법이 개시되어 있다. 본 발명은 제1도전형의 반도체기판 표면으로부터 일정깊이에 제2도전형의 매립층을 형성하여 이를 드라이버 트랜지스터의 소오스 영역 및 셀의 접지선으로 활용하고, 셀 영역의 일부에 트렌치 영역을 형성하여 그 측벽에 채널영역이 형성되도록 버티칼 드라이버 트랜지스터를 형성한다. 본 발명에 의하면, 상기 접지선을 셀 어레이 영역 전체 또는 반도체기판 전체의 표면으로부터 일정깊이의 위치에 형성함으로써, 그 저항을 크게 감소시킬 수 있다. 이는 셀 안정도를 개선시키는 효과를 준다. 또한 버티칼형의 드라이버 트랜지스터를 형성함으로써, 셀 면적을 감소시키어 고집적도의 에스램을 구현할 수 있다.

Description

버티칼 트랜지스터를 갖는 에스램(SRAM) 셀 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 에스램 단위 셀의 평면도이다. 제2A도 내지 제2F도는 제1도의 AA’에 따른 본 발명에 의한 에스램셀의 제조방법을 설명하기 위한 단면도들이다.

Claims (6)

  1. 2개의 드라이버 트랜지스터, 2개의 억세스 트랜지스터, 및 2개의 박막 트랜지스터로 구성된 에스램 셀에 있어서, 제1도전형의 반도체기판 표면으로부터 일정 깊이의 위치에 드라이버 트랜지스터의 소오스 영역 및 셀접지선의 역할을 하는 제2도전형의 매립층을 형성하는 단계; 상기 매립층이 형성된 반도체기판의 표면에 소자분리를 위한 필드산화층을 형성함으로써, 서로 마주보면서 점대칭인 활성영역과 비활성영역을 한정하는 단계; 상기 활성영역의 소정영역에 제2도전형의 드라이버 트랜지스터의 드레인 영역을 상기 매립층과 맞닿지 않도록 형성하는 단계; 상기 드라이버 트랜지스터의 드레인 영역 일부에 상기 매립층이 노출되도록 트렌치 영역을 형성하는 단계; 상기 트랜치 영역이 형성된 반도체기판 전면에 게이트 절연층을 형성하는 단계; 상기 트렌치 영역을 채우면서 이와 마주보는 활성영역의 드라이버 트랜지스터의 드레인 영역 상부까지 연장되는 드라이버 트랜지스터의 게이트 전극 및 상기 드라이버 트랜지스터의 드레인이 형성되지 않은 활성영역의 소정부분 상부를 지나는 억세스 트랜지스터의 게이트 전극을 동시에 형성하는 단계; 상기 억세스 트랜지스터의 게이트 전극 양 옆의 반도체기판 표면에 제2도전형의 소오스/드레인 영역을 형성하는 단계; 상기 결과물 전면에 박막 트랜지스터의 게이트 절연층을 형성하는 단계; 상기 트렌치 영역에 드라이버 트랜지스터의 게이트 전극 일부와 드라이버 트랜지스터의 드레인 영역 일부가 노출되도록 노우드(node) 큰택홀을 형성하는 단계; 상기 노우드콘택홀을 채우면서 상기 드라이버 트랜지스터 게이트 전극의 일부 상부 상기 억세스 트랜지스터 게이트 전극의 일부 상부를 지나는 박막 트랜지스터의 바디층(body layer) 패턴을 형성하는 단계; 및 상기 박막 트랜지스터의 바디층 패턴에 박막 트랜지스터의 드레인 영역, 및 셀의 전원선을 포함하는 소오스 영역을 형성함으로써, 박막 트랜지스터의 채널 영역의 한정하는 단계를 포함하는 것을 특징으로 하는 애스램 셀 제조방법.
  2. 제1항에 있어서, 상기 매립층은 에피택시얼 성장법 또는 이온주입법으로 형성하는 것을 특징으로 하는 에스램 셀 제조방법.
  3. 제1항에 있어서, 상기 드라이버 트랜지스터의 게이트 전극 및 상기 억세스 트랜지스터의 게이트 전극온도우핑된 폴리실리콘으로 형성하는 것을 특징으로 하는 애스램 셀 제조방법.
  4. 제1항에 있어서, 상기 억세스 트랜지스터의 소오스/드레인 영역은 LDD(lightly doped drain) 구조로 형성하는 것을 특징으로 하는 애스램 셀 제조방법.
  5. 제1항에 있어서, 상기 박막 트랜지스터의 바디층 패턴을 형성하는 단계 이후에, 상기 박막 트랜지스터의 게이트 전극 한 쪽 옆에 LDD(lightly doped offset)영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 애스램 셀 제조방법.
  6. 제1항에 있어서, 상기 박막 트랜지스터의 게이트 절연층은 고온산화층(HTO)으로 형성하는 것을 특징으로 하는 에스램 셀 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950023176A 1995-07-31 1995-07-31 버티칼 트랜지스터를 갖는 에스램(sram) 셀 제조방법 KR970008618A (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100321153B1 (ko) * 1999-12-23 2002-03-18 박종섭 에스램 디바이스 및 그 제조방법
KR100451761B1 (ko) * 1998-02-27 2004-11-16 주식회사 하이닉스반도체 에스램셀의제조방법

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KR100451761B1 (ko) * 1998-02-27 2004-11-16 주식회사 하이닉스반도체 에스램셀의제조방법
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