KR960019739A - 고집적 dram을 위한 유니트 셀 배치 및 전송 게이트 설계방법 - Google Patents

고집적 dram을 위한 유니트 셀 배치 및 전송 게이트 설계방법 Download PDF

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Abstract

DRAM 유니트 셀은 신호 전극, 비트 라인, 트랜치 캐패시터와 중첩된 평면 활성 워드 라인 및 트랜치 캐패시터의 신호 전극과 비트 라인 사이에 결합된 주 도전성 경로 및 활성 워드 라인에 의해 형성된 게이트 전극을 갖는 평면 FET를 갖는 트랜치 캐패시터를 포함한 것이 개시되었다.

Description

고집적 DRAM을 위한 유니트 셀 배치 및 전송 게이트 설계방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 유니트 셀의 평면도이고,
제2도는 제1도에 도시된 평면도의 유니트 셀의 단면도이고;
제3도는 제1도 및 제2도에 도시된 바와 같은 유니트 셀의 배치의 평면도이다.

Claims (24)

  1. 신호 전극을 갖는 트랜치 캐패시터; 비트 라인; 트랜치 캐패시터를 중첩한 평평한 활성 워드 라인; 및 트랜치 캐패시터의 신호 전극과 비트 라인 사이에 결합된 주 도전성 경로 및 활성 워드 라인에 의해 형성된 게이트 전극을 갖는 평평한 FET를 포함하는 것을 특징으로 하는 DRAM 유니트 셀.
  2. 제1항에 있어서, 상기 트랜치 캐패시터의 신호 전극은 제1도핑농도를 갖는 제1폴리실리콘층, 제2도핑 농도를 갖는 제2폴리실리콘층 및 제3도핑 농도를 갖는 제3폴리실리콘층을 더 포함하는 것을 특징으로 하는 DRAM 유니트 셀.
  3. 제1항에 있어서, 상기 트랜치 캐패시터는 다이아몬드 형태인 것을 특징으로 하는 DRAM 유니트 셀.
  4. 제3항에 있어서, 상기 트랜치 캐패시터는 육각형 형태인 것을 특징으로 하는 DRAM 유니트 셀.
  5. 제1항에 있어서, 평평한 FET의 주 도전성 경로는 트랜치 캐패시터의 신호 전극으로 부터 매몰된 스트랩으로 형성된 소스 전극 및 드레인 확산에 의하여 형성된 드레인 전극을 포함하는 것을 특징으로 하는 DRAM 유니트 셀.
  6. 제5항에 있어서, 상기 평평한 FET의 드레인 확산은 플리실리콘층에 의하여 덮여지고, 상기 폴리실리콘층은 텅스텐 비트 접속부로 덮여지고; 상기 폴리실리콘층은 텅스텐 비트 접속부로 덮여지고; 상기 비트 라인은 비트 접속부에 연결되는 것을 특징으로 하는 DRAM 유니트 셀.
  7. 제1항에 있어서, 활성 영역을 형성하는 얕은 트랜치 격리 영역을 더 포함하며; 평평한 FET의 주 도전성 경로는 활성 영역내에 있는 것을 특징으로 하는 DRAM 유니트 셀.
  8. 신호 전극을 갖는 다이아몬드형 트랜치 캐패시터; 비트 라인; 워드 라인; 트랜치의 신호 전극과 비트 라인 사이에 결합된 주 전성 경로 및 워드 라인에 결합된 게이트 전극을 갖는 FET를 포함하는 것을 특징으로 하는 유니트 셀.
  9. 제8항에 있어서, 상기 트랜치 캐패시터는 육각형 모양인 것을 특징으로 하는 유니트 셀.
  10. 제8항에 있어서, 상기 워드 라인은 평평하고 트랜치 캐퍼시터 중첩되는 것을 특징으로 하는 유니트 셀.
  11. 제10항에 있어서, 상기 FET는 평평한 것을 특징으로 하는 유니트 셀.
  12. 제8항에 있어서, 상기 FET는 평평한 것을 특징으로 하는 유니트 셀.
  13. 어레이를 형성하기 위하여 행과 열로 배치된 복수의 DRAM 유니트 셀을 포함하며, 각 DRAM 유니트 셀은; 신호 전극을 갖는 트랜치 캐패시터; 및 트랜치 캐패시터의 신호 전극과 비트 접속부 사이에 결합된 주 도전성 경로 및 게이트 전극을 갖는 평평한 FET를 포함하는 DRAM유니트 셀의 어레이에 있어서; 각 열에서의 DRAM 유니트 셀의 비트 접속부는 제1방향으로 정렬되고; 각 열에서의 DRAM유니트 셀의 게이트 전극은 제2방향으로 정렬되며; 각 열에서의 DRAM 유니트 셀의 개별적인 비트 접속부는 공통 비트라인과 결합되고; 각 행에서의 DRAM 유니트 셀셀의 개별적인 게이트 전극은 개별적인 트랜치 캐패시터와 중첩된 공통 활성 평면 워드 라인에 결합되는 것을 특징으로 하는 DRAM 유니트 셀의 어레이.
  14. 제13항에 있어서, 상기 제2방향은 제1방향과 직교인 것을 특징으로 하는 DRAM 유니트 셀의 어레이.
  15. 제13항에 있어서, 상기 각 열에서의 DRAM유니트 셀이 제1방향으로 정렬된 개별적인 트랜치 캐패시터 및 평평한 FET를 갖는 것을 특징으로 하는 DRAM 유니트 셀의 어레이.
  16. 제13항에 있어서, 제1열의 DRAM 유니트 셀은 제1방향으로 정렬된 개별적인 트랜치 캐패시터 및 평평한 FET를 포함하며, 제1열과 인접한 제2열의 DRAM 유니트 셀은 제1방향과 반대 방향으로 배열된 개별적인 트랜치 캐패시터 및 평평한 FET를 포함하는 것을 특징으로 하는 DRAM 유니트 셀의 어레이.
  17. 매몰된 확산에 의해 형성될 공통 전극 및 신호 전극을 포함하는 트랜치 캐패시터를 형성하는 단계; 활성영역을 형성하는 얕은 트랜치 격리 영역을 형성하는 단계; 활성 영역위의 게이트 절연체 위에 평면 워드 라인을 제공하고, 트랜치 캐패시터를 부분적으로 중첩시킴으로써 게이트 전극을 형성하는 단계; 드레인 도핑을 주입하는 단계; 트랜치 캐패시터의 신호 전극으로 부터의 매몰된 스트랩 소스 확산 및 드레인 확산을 형성하기 위하여 기판을 가열처리하는 단계; 기판위에 절연층을 공급하는 단계; 드레인 접속부틀 형성하는 단계; 및 드레인 접속부에 접촉하며 비트 라인을 공급하는 단계를 포함하는 것을 특징으로 하는 기판에 DRAM 유니트 셀을 제조하기 위한 방법.
  18. 제17항에 있어서, 트랜치 캐패시터를 형성하는 단계는; 기판에서 트랜치를 에칭하는 단계; 기판의 노출된 표면에 도판트를 공급하는 단계; 트랜치 캐패시터의 공통 전극을 형성하는 매몰된 확산 영역을 형성하기 위하여 기판을 가열 처리하는 단계; 트랜치 캐패시터의 유전체를 형성하는 트랜치의 노출된 표면에 절연층을 공급하는 단계; 트랜치 캐패시터의 신호 전극을 형성하는 폴리실리콘으로 트랜치를 채우는 단계를 포함하는 것을 특징으로 하는 DRAM 유니트 셀을 제조하는 방법.
  19. 제17항에 있어서, 트랜치 캐패시터를 형성하는 단계는; 기판에 트랜치를 에칭하는 단계; 기판의 노출된 표면에 도판트를 공급하는 단계; 포토레지스트로 트랜치를 채우는 단계; 미리 결정된 깊이로 트랜치에서 포토레지스트의 일부분을 제거하는 단계; 노출된 도판트를 제거하는 단계; 남아 있는 포토레지스트를 제거하는 단계; 트랜치 캐패시터의 공통 전극을 형성하는 매몰된 확산 영역을 형성하기 위하여 기판을 가열 처리하는 단계; 트랜치의 노출된 표면에 절연층을 공급하는 단계; 미리 결정된 깊이로 제1층의 폴리실리콘을 사용하여 트랜치를 부분적으로 채우는 단계; 트랜치의 노출된 측벽면에 절연 칼라를 공급하는 단계; 및 제2층의 폴리실리콘으로 트랜치를 채우는 단계를 포함하며, 절연층 및 절연 칼라는 트랜치 캐패시터의 유전체를 형성하고 폴리실리콘의 제1 및 제2층은 트랜치 캐패시터의 신호 전극을 형성하는 것을 특징으로 하는 DRAM 유니트 셀을 제조하는 방법.
  20. 제19항에 있어서, 제2층의 폴리실리콘으로 트랜치를 채우는 단계 이후에; 제2미리 결정된 깊이로 트랜치로 부터 제2층의 폴리실리콘, 및 절연 칼라의 일부분을 제거하는 단계; 제3폴리실리콘으로 트랜치를 채우는 단계를 더 포함하며, 상기 제1, 제2 및 제3층의 폴리실리콘은 트랜치 캐패시터의 신호 전극을 형성하는 것을 특징으로 하는 DRAM 유니트 셀을 제조하는 방법.
  21. 제17항에 있어서, 얕은 트랜치 격리 영역을 형성하는 단계는; 트랜치 캐패시터의 상부 부분을 미리 결정된 제1깊이로 제거하는 단계; 활성 영역을 둘러싼 기판의 상부 부분을 미리 결정된 제2깊이로 제거하는 단계; 적어도 미리 결정된 제1깊이와 동일한 두께를 갖도록 기판에 절연층을 공급하는 단계; 기판을 평탄화하는 단계; 적어도 미리 결정된 제2깊이와 동일한 두께를 갖도록 TEOS 산화물층을 공급하는 단계; 및 기판을 평탄화하는 단계를 포함하는 것을 특징으로 하는 DRAM 유니트 셀을 제조하는 방법.
  22. 제17항에 있어서, 게이트 전극을 형성하는 단계는; 기판위에 게이트 절연층을 공급하는 단계; 게이트 절연층위에 게이트 전극 폴리실리콘층을 공급하는 단계; 게이트 전극을 마스킹하는 단계; 게이트 절연부 및 게이트 전극 폴리실리콘층의 마스킹되지 않은 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 DRAM 유니트 셀을 제조하는 방법.
  23. 제17항에 있어서, 트레인 도핑을 실행하는 단계는 마스크의 제1부분으로써 게이트 전극 및 마스크의 제2부분으로써 얕은 트랜치 격리 영역을 사용하여 드레인 도핑을 자기정렬하는 단계를 포함하는 것을 특징으로 하는 DRAM 유니트 셀을 제조하는 방법.
  24. 제17항에 있어서, 드레인 접속부를 형성하는 단계는; 기판위에 절연층의 접속 홀을 드레인 확산부로 에칭하는 단계; 폴리실리콘층를 접속 홀의 바닥 및 측벽면으로 공급하는 단계; 및 드레인 접속을 형성하기 위하여 텅스텐으로 접속 홀을 채우는 단계를 포함하는 것을 특징으로 하는 DRAM 유니트 셀을 제조하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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