KR940001424B1 - 반도체 기억장치 - Google Patents

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KR940001424B1 KR1019900006639A KR900006639A KR940001424B1 KR 940001424 B1 KR940001424 B1 KR 940001424B1 KR 1019900006639 A KR1019900006639 A KR 1019900006639A KR 900006639 A KR900006639 A KR 900006639A KR 940001424 B1 KR940001424 B1 KR 940001424B1
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줌페이 구마가이
시즈오 사와다
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 본 발명의 반도체 기억장치에 형성되는 다이내믹형 메모리셀의 1실시예를 나타낸 단면도.
제2도(a)∼(d)는 제1도에 도시된 메모리셀의 제조방법의 1실시예에 따른 각 공정에서의 기관을 나타낸 단면도.
제3도는 제1도에 도시된 메모리셀의 등가회로도.
제4도는 본 발명의 반도체 기억장치에 형성되는 다이내믹형 메모리셀의 다른 실시예를 나타낸 단면도.
제5도는 종래의 다이내믹형 메모리셀의 일례를 나타낸 단면도.
제6도는 제5도에 도시된 메모리셀에서 N형 웰영역의-P형 기관간의 접합누설전류를 설명하기 위해 나타낸 일부 확대단면도.
제7도는 제6도중의 축적전극용 P+폴리실리콘 -P형 기관간 전압에 대한 접합누설전류의 의존성을 나타낸 특성도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : P+형 기관 2 : 에피택셜성장층
3 : N형 웰영역 4 : 소자분리영역
9 : 제1산화막(제1절연막) 11 : 전하축적전극
12 : 제2산화막(제2절연막) 13 : 캐패시터 플레이트전극
15 : 게이트절연막 16 : 게이트전극
17 : 소오스영역 18 : 드레인영역
1' : N형 기판 3' : P형 웰영역
[산업상의 이용분야]
본 발명은 반도체 기억장치에 관한 것으로, 특히 1트랜지스터·1캐패시터 구성의 다이내믹형 메모리셀의 구조에 관한 것이다.
[종래의 기술 및 그 문제점]
다이내믹형 메모리셀에 있어서, 메모리셀 어레이를 구성하는 1트랜지스터·1캐패시터 구성의 다이내믹형 메모리셀은 고집적화를 목적으로 다양한 구조가 제안되고 있는바, 그 일례로서 SPT셀을 제5도에 나타냈다. 이 제5도에서, 참조부호 51는 P+반도체기판으로서, 여기에는 접지전위가 인가된다. 또한, 참조부호 52는 상기 기판(51)상에 형성된 P형 에피택셜성장층이고, 53은 상기 에피택셜성장층(52)상의 일부영역에 형성된 N형 웰영역으로, 이 N형 웰영역(53)에는 정(+)의 바이어스 전위가 인자된다. 그리고, 참조부호 54는 소자분리 영역이다.
셀 캐패시터(Cell Capacitor)는, 웰영역(53) 및 에피택셜성장층(52)을 관통하여 기관(51)에 도달하는 미세구멍의 내면에 얇은 절연막(55)이 형성되고, 이 미세구멍내에 전하축적전극용의 P+형 폴리실리콘(56)이 매립된 절연게이트형 캐패시터(MOS캐패시터)로서 형성되어 있으며, 상기 기판(51)이 캐패시터 플레이트전극(Capacitor Plate 電極)으로 되어 있다.
또한 전하전송용 셀 트랜지스터(Cell Traansistor)는, 웰영역(53)의 표면에 형성되어 있는 바, 이 웰영역(53)내에 형성된 P+영역으로 이루어긴 소오스영역(57) 및 드레인영역(58)과, 이 소오스영역(57) 및 드레인영역(58)간의 챈널영역상에 게이트절연막(59)을 매개해서 형성된 게이트전극(60)으로 구성되어 있다. 여기에서, 상기 드레인영역(58)의 윗면과 상기 미세구멍내의 폴리실리콘(56)의 윗면은 도전막(61)을 매개해서 접속되어 있다. 또한, 게이트전극(60)은 예컨대 실리사이드로 이루어져 메모리셀 어레이의 워드선의 일부를 겸하고 있다. 한편, 참조부호 60a는 이웃하는 행의 워드선, 62는 층간절연막, 63은 소오스영역 (57)에 접속되는 비트선이다.
그런데, 상기한 구조의 다이내믹형 메모리셀은 문헌(PARAASTIC LEAKAGE IN DRAM TRENCH STORAGE CAPACITOR VERTICAL GATED DIODES, W.P.Noble et al, IEDM 1987 Tech. Digest, PP. 340∼343)에 상세히 설명되어 있는 것과 같은 문제점을 가지고 있다. 즉, 제6도에 나타낸 바와같이, 미세구멍 내면의 절연막(55)을 게이트절연막으로 전하축적전극용 P+형 폴리실리콘(56)을 제어게이트로 갖춘 N형 웰영역(53)과 P+기관(51)의 접합에 누설전류(Leak 電流)가 흐르게 된다. 이 경우, 축적전극용 P+폴리실리콘(56) -P+기판(51)간 전압에 대한 접합누설전류의 의존성은 미세구멍 내면의 절연막(55)의 두께 및 주위온도를 파라미터로 취할 때 제7도에 나타낸 바와같이 된다. 여기에서는, 미세구멍 내면의 절연막(55)의 두께가 감소함에 따라 접합누설전류가 증가함을 알 수 있다.
그런데, 메모리셀의 미세화와 더불어 축적용량을 증대시키기 위해 상기 미세구멍 내면의 절연막(55)의 두께를 얇게 하는 경향이 있다. 따라서, 상기 접합누설전류가 더욱 증가하며, 다이내믹형 메모리의 소비전력이 증가하게 된다.
상기한 바와같이, 종래의 다이내믹형 메모리셀에 있어서는, 메모리셀의 축적용량을 늘리기 위해 셀 캐패시터형성용 미세구멍 내면의 절연막두께를 얇게 하려고 해도, 그 절연막두께가 감소함에 따라 웰영역-기판간의 접합누설전류가 증가하여 다이내믹형 메모리셀의 소비전력이 증가하게 되는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 발명된 것으로, 셀 캐패시터형성용 미세구멍 내면의 절연막두께를 얇게 하지 않고서도 메모리셀의 축적용량을 필요한만큼 확보할 수 있게 되어, 상기 절연막의 두께를 얇게 함에 따라 야기리는 웰영역-기판간 접합누설전류의 증대를 초래하지 않는 반도체 기억장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명은, 1개의 전하전송용 트랜지스터와 전하축적용 캐패시터로 이루어진 다이내믹형 메모리셀의 어레이를 갖춘 반도체 기억장치에 있어서, 상기 트랜지스터가 제1도전형 반도체기판상에 형성된 상기 제1도전형과는 역인 제2도전형 웰영역의 표면에 형성됨과 더불어 ; 상기 캐패시터가, 상기 웰영역의 표면으로부터 상기 반도체 기억장치의 표면에 도달하도록 형성된 미세구멍의 내면에 형성된 제1절연막과, 상기 웰영역의 표면에 있어서 상기 트랜지스터의 소오스영역 및 드레인영역중의 한쪽에 접속되고, 상기 미세구멍내의 상기 제1절연막상에 중첩되어 상기 미세구멍내에 매립된 전하축적전극, 산화막두께로 환산한 실효 막두께(eqivalent silicon dioxide thickness)로서 상기 제1절연막의 막두께와 비교했을 때의 막두께가 얇아지도록 상기 미세구멍내의 상기 전하축적전극상에 형성된 제2절연막 및, 일부가 상기 미세구멍내에서 상기 제2절연막상에 매립·형성된 캐패시터 플레이트전극을 구비하고서, 상기 미세구멍의 적어도 구멍저부를 구성하는 상기 반도체기판의 일부와 상기 제1절연막을 매개해서 상대(相對)하는 상기 전하축적전극과의 사이의 제1용량과, 상기 전하축적전극과 상기 제2절연막을 매개해서 상대하는 상기 캐패시터 플레이트전극과의 사이의 제2용량의 적어도 2개의 용량으로 구성되는 것을 특징으로 한다.
[작 용]
상기와 같이 구성된 본 발명에 있어서는, 전하축적용 캐패시터는 적층형 캐패시터구조(Stacked Capacitor Structure)를 갖추고 있고, 셀 캐패시터의 축적용량은 미세구멍내에 매립·형성된 전하축적전극-반도체기판간 MOS 캐패시터의 용량과 상기, 전하축적전극-캐패시터 플레이트전극간 적층형 캐패시터의 용량이 병렬로 접속된 것으로 된다. 그에 따라, 종래예와 동일한 축적용량을 확보하기 위해서는 적층형캐패시터에 의한 용량의 증가분만큼 MOS 캐패시터의 용량을 작게 할 수 있으므로, 그만큼 미세구멍내의 제1절연막의 두께를 두껍게 할 수 있게 된다. 그 결과, 웰영역-기판간 접합누설전류를 저감시켜서 메모리의 소비전력을 저감시킬 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 1실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예를 나타낸 단면도로서, 이 제1도에 나타낸 다이내믹형 메모리셀은 제5도를 참조하여 살술한 종래의 다이내믹형 메모리셀과 비교해서, 전하축적용 캐패시터로서 적층형 캐패시터구조가 이용되고 있는 점이 다르고, 그 이외의 것은 동일하다. 즉, 제 1도에 있어서, 참조부호 1은 불순물이 고농도(1×1018∼1×1021cm-3)로 도우프(dope)된 P+형 반도체기판으로서, 여기에는 부(-)의 바이어스전위가 인가된다. 또한, 참조부호 2는 상기 기판(1)상에 형성된 P형 에피택셜성장층이고, 3은 이 에피택셜성장층(2)상의 일부 영역에 형성된 N형 웰영역으로서, 각각 정(+)의 바이어스가 인가된다. 한편, 참조부호 4는 소자분리 영역이다.
전하축적용 캐패시터는, 웰영역(3)의 표면으로부터 P+형 기판(1)에 도달하도록 형성된 미세구멍의 내면에 형성된 제1절연막(9)과, 상기 미세구멍내에서 상기 제1절연막(9)상에 매 립·형성된 전하축적전극(11), 상기 미세구멍내에서 상기 전하축적전극(11)상에 형성된 제2절연막(12), 일부가 상기 미세구멍내에서 상기 제2절연막(12)상에 매립·형성된 캐패시터 플레이트전극(13)으로 이루어지고, 상기 제1절연막(9)의 두께가 제2절연막(12)의 두께보다 두껍게 되어 있다.
전하전송용 셀 트랜지스터는, 웰영역(3)의 표면에 형성되는 바, 웰영역(3)내에 형성된 P+영역으로 이루어진 소오스영역(17) 및 드레인영역(18)과, 이 소오스영역·드레인영역간의 챈널영역상에 게이트절연막(15)을 매개해서 형성된 게이트전극(16)으로 구성되어 있다. 여기서, 상기 드레인영역(18)은 전하축적전극(11)에 접하고 있다. 그리고, 상기 게이트전극(16)은 예컨대 실리사이드로 이루어져 메모리셀 어레이의 워드선의 일부를 겸하고 있다. 한편, 도면중 참조부호 16a는 이웃하는 행의 워드선, 19는 층간절연막, 20은 소오스영역 (17)에 접속되는 비트선이다.
다음에는 상기한 다이내믹형 메모리의 제조방법의 1실시예에 관하여 제2도(a)∼(d)를 참조하면서 설명한다.
우선, 제2도(a)에 나타낸 바와같이, 불순물이 고농도(1×10+8∼5×1021cm-3)로 도우프된 P+형 반도체기판(1)상에 1∼4㎛ 두께의 에피택셜성장층(2)을 형성한다. 다음에는 적어도 메모리셀 형성예정영역에 인이온(P Ion)을 주입하고 열확산시킴으로써 N형 웰영역(3)을 형성한다. 이 웰영역(3)의 표면농도는 5×1016∼5×1017cm-3정도 이다. 다음에는 국소산화법(LOCOS法 局所酸化法)을 이용하여 선택적으로 산화막을 형성하여 소자분리영역용 필드산화막(4)을 형성한다. 이 경우 필드반전방지용의 고농도 N+층(5)을 필드산화막(4)의 아래에 형성한다.
다음에는 제2도(b)에 나타낸 바와같이, 기판(1)의 표면을 열산화시켜서 열산화막(6)을 형성한 후, 미세구멍을 형성하기 위한 마스크재료(Mask 材料), 예컨대 실리콘질화막(7)을 퇴적하여 패터닝하고, 그 실리콘질화막(7)을 마스크로 이용하여 기판을 이방적으로 에칭함으로써, 웰영역(3) 및 에피택셜성장층(2)을 관통하여 P+형 기판(1)영역에 도달하도록 미세구멍(8)을 형성한다. 다음에는 미세구멍(8)의 내면에 산화막으로 환산하여 10∼50nm의 두께로 되도록 제1절연막을 형성하기 위해, 예컨대 열산화법에 의해 제1산화막(9)을 형성한다. 다음에는 레지스트(10)를 도포한 후에 소망하는 형상으로 패터닝하고, 불화암모늄용액중에서 미세구멍(8)의 내측면 영역상에 있는 제1산화막(9)의 상단부를 선택적으로 에칭한다.
다음에는 제2도(c)에 나타낸 바와같이, 상기 레지스트(10) 및 마스크재료(7)를 박리한 후 P형으로 도우프된 폴리실리콘막을 퇴적시키고, 이 폴리실리콘막을 에칭하여 미세구멍(8)의 내측면 영역에만 남김으로써 전하축적전극(11)을 형성한다. 이 경우, 전하축적전극(11)의 일부를 웰영역(3)에 접하게 된다. 다음에는 산화막으로 환산하여 5∼10nm의 두께로 되도록 제2절연막을 형성하기 위해, 예컨대 열산화법에 의해 제2산화막(12)을 피착시킨다. 여기에서, 산화막(9) 및 산화막(12)은 산화실리콘막이어도 좋고, 고유전체막(高誘電體膜 ; 예컨대, Si3N4, Ta2O3, Y2O3등)이어도 좋으며, 이들의 복합막이어도 좋다. 다음에는 P형으로 도우프된 폴리실리콘막을 퇴적시킨 후에 소망하는 형상으로 패터닝하여 캐패시터 플레이트전극(13)을 형성한다. 이어서, 상기 플레이트전극(13)상에 절연막(14)을 형성한다.
이어서, 제2도(d)에 나타낸 바와같이, 셀 트랜지스터 형성예정영역상에 형성된 절연막(14) 및 산화막(6)을 박리한 후, 게이트산화막(15)과 게이트전극(16)을 형성한다. 다음에는 보론(B) 혹은 불화보론(BF2)을 이온주입함으로써 소오스영역(17) 및 드레인영역(18)을 형성한다. 이 경우, 드레인영역(18)은 전하축적전극(11)에 접하고 있다.
다음에는 층간절연막(제1도의 19)을 피착시킨 후 콘택트홀을 뚫고, 소오스영역(17)에 접속되도록 비트선(제1도의 20)을 형성한다.
상기한 구성의 다이내믹형 메모리셀은, 전하축적용 캐패시터가 적층형 캐패시터구조를 갖추고 있고, 셀캐패시터의 축적용량(C)이 미세구멍(8)내에 매립·형성된 전하축적전극(11)과 제1산화막(9) 및 P+기판(1)으로 이루어진 MOS 캐패시터의 용량(C1)과 전하축적전극(11)과 제2산화막(12) 및 캐패시터 플레인트전극(13)으로 이루어진 적층형 캐패시터의 용량(C2)이 병렬로 접속된 것으로 되는 바, 이 메모리셀의 등가회로는 제3도에 나타낸 것과 같이 된다. 이 제3도에서 참조부호 TR은 전하전송용 트랜지스터, WL은 워드선, BL은 비트선이다.
따라서, 상기 다이내믹헝 메모리셀에 의하면, 종래예와 동등한 축적용량을 확보하기 위해 적층형 캐패시터에 의한 용량(C2)의 증가분만큼 MOS 캐패시터의 용량(C1)을 작게 할 수 있으므로, 그만큼 미세구멍(8)내의 제1산화막(9)의 두께를 두껍게 할 수 있게 된다. 즉, 미세구멍(8)의 크기를 일정하게 한 경우, 종래예에서는 절연막(제5도의 55)의 두께를 예컨대 10nm로 하지 않으면 충분한 용량을 얻을 수 없었던 것에 비해, 상기 실시예에서는 적층형 캐패시터의 제2산화막(12)의 두께를 20nm로 하면 MOS 캐패시터의 제1산화막(9)의 두께를 20nm이상으로 두껍게 하더라도 종래예와 동등한 축적용량을 확보할 수 있게 되어, 상술한 웰영역(3)-기관(1)간의 접합누설전류를 저감시킬 수 있게 된다. 이 경우, 적층형 캐패시터의 제2산화막(12)의 두께를 감소시킬수록 MOS 캐패시터의 제1산화막(9)의 막두께를 두껍게 할 수 있게 되어, 상기 접합누설전류를 더욱 더 저감시킬 수 있게 된다.
또한, 상기 다이내믹형 메모리셀에 의하면, MOS 캐패시터의 제1산화막(9)의 두께가 종래예에 비해 두꺼워지므로, 이 제1산화막(9)의 전계 스트레스에 대한 절연파괴내성(絶緣破壞耐性)이 향상된다.
또한, 적층형 캐패시터의 용량(C2)을 한층 크게 함과 더불어 MOS 캐패시터의 용량(C1)을 한층 작게 하도록 해도 좋다. 이 경우, MOS 캐패시터의 용량(C1)을 한층 작게하기 위해서는, MOS 캐패시터의 제1산화막(9)의 막두께를 두껍게 할뿐만 아니라 상기 실시예에서의 고농도 P+기판(1)보다도 낮은 농도의 P기판을 사용해도 좋다. 이러한 낮은 농도의 P기판으로서 종래예에서의 P형 에피택셜성장층(52)과 동일한 정도의 농도(1×1015∼1×1018cm-3)를 갖는 P기판을 사용하면, 상기 실시예에서의 P형 에피택셜성장층(2)을 형성할 필요가 없게 된다. 이와같이 하면 공정수를 줄일 수 있게 되고, 그에 따라 수율을 향상시킬 수 있으며 코스트를 저감시킬 수 있게 된다.
본 발명은 상기한 특정 실시예에만 한정되지 않는다. 즉, 상기 실시예에서의 P형과 N형을 각각 바꿔서 실시해도 좋다. 더 나아가서는 제4도에 나타낸 바와같이, 1×1015∼1×1018cm-3의 농도의 N형 기판 ; (1')상에 에피택셜성장층을 형성하지 않고, 이 N형 기판(1')상의 일부에 직접 P형 웰영역(3')을 형성한 후, 상기 실시예에서의 P형과 N형을 각각 바꿔서 셀 캐패시터 및 셀 트랜지스터를 형성해도 좋다. 이와같이 하면, 공정수를 줄일 수 있게 되고, 그에 따라 수율을 향상시킬 수 있으며 코스트를 저감시킬 수 있게 된다.
제4도에서, N형 기판(1')에는 정(+)의 바이어스전위가 인가되고, P형 웰영역(3')에는 부(-)의 바이어스전위가 인가되며, 제4도중 제1도와 대응하는 부분에는 제1도와 동일한 부호에 !를 붙었다.
한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와같이 본 발명의 반도체 기억장치에 의하면, 셀 캐패시터형성용 미세구멍 내면의 절연막두께를 얇게 하지 않고서도 메모리셀의 축적용량을 필요한만큼 확보할 수 있게 된다. 따라서, 절연막의 두께를 얇게 함에 따라 야기되는 웰영역-기판간 접합누설전류의 증대를 초래하지 않게 되므로, 메모리의 소비전력의 증가를 초래하지 않게 된다.

Claims (3)

1개의 전하전송용 트랜지스터(TR)와 전하축적용 캐패시터로 이루어진 다이내믹형 메모리셀의 어레이를 갖춘 반도체 기억장치에 있어서, 상기 트랜지스터(TR)가, 제1도전형 반도체기판(1)상에 형성된 상기 제1도전형과는 역인 제2도전형 웰영역(3)의 표면에 형성됨과 더불어 ; 상기 캐패시터가, 상기 웰영역(3)의 표면으로부터 상기 반도체기판(1)의 표면에 도달하도록 형성된 미세구멍의 내면에 형성된 제1절연막(9)과, 상기 웰영역(3)의 표면에 있어서 상기 트랜지스터(TR)의 소오스영역 및 드레인영역중의 한쪽에 접속되고 상기 미세구멍내의 상기 제1절연막(9)상에 중첩되어 상기 미세구멍내에 매립된 전하축적전극(11), 산화막두께로 환산한 실효 막두께(eqivalent silicon dioxide thickness)러서 상기 제1절연막(9)의 막두께와 비교했을 때의 막두께가 얇아지도록 상기 미세구멍내의 상기 전하축적전극(11)상에 형성된 제2절연막(12)및, 일부가 상기 미세구멍내에서 상기 제2절연막(12)상에 매립 형성된 캐패시터 플레이트전극(13)을 구비하고서, 상기 미세구멍의 적어도 구멍저부를 구성하는 상기 반도체기판(1)의 일부와 상기 제1절연막(9)을 매개해서 상대(相對)하는 상기 전하축적전극(11)과의 사이의 제1용량(C1)과, 상기 전하축적전극(11)과 상기 제 2절연막(12)을 매개해서 상대하는 상기 캐패시터 플레이트전극(13)과의 사이의 제2용량(C2)의 적어도 2개의 용량으로 구성되는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 제1도전형 반도체기판(1)은 1×1018∼1×1021cm-3의 농도로 불순물이 도우프된 제1도전형 반도체기판상에 에퍼택셜성장층(2)이 형성되어 이루어진 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 제1도전형 반도체기판(1)은 1×1015∼1×1018cm-3의 농도로 불순물이 도우프된 제1도전형 반도체기판만으로 이루어진 것을 특징으로 하는 반도체 기억장치.
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