KR870006677A - 공유실리콘 기판에 자기정열된 쌍극성 트랜지스터와 상보 mos-트랜지스터를 동시제조하는 공정 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 공정에서 연속적인 4단계를 설명하기 위해 반도체 크리스탈기판의 일부와 그 위에 놓인 구조를 나타낸 개략적인 측단면도.
제5도 내지 제6도는 제1도 내지 제4도를 참조로 기술된 공정의 수정을 설명하기 위해 제1도 내지 제4도의 구조중 쌍극성 트랜지스터부분을 나타낸 개략적인 측단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : p―채널―스토퍼영역
3 : 필드산화물구역 4 : p―도우프된 구역
5 : n―도우프된 구역 6,9,13 : 절연층
7 : 전극 8 : 도전층
10 : 능동베이스구역 11 : 측절연스트립
14,15 : 폴리실리콘층
Claims (17)
- P―채너트랜지터를 수용하기 위해 n―도우프된 영역이 P―도우프된 기판에 만들어져 있으며 절연된 npn―쌍극성 트랜지스터의 렉터를 형성하는 n―도우프된 영역에 도입되어 있는 공유 실리콘 기판 위에, 상보 MOS(COMS)―트랜지스터 및 자기 정열된 쌍극성 트랜지스터를 동시제조하는 공정은 : a) 상기 p―도우프된 기판 위에 실리콘 산화물층과 실리청질화물층으로 이루어진 이중층을 가해서, 다음의 국부산화(LOCOS)단계를 위해 실리콘질화물층을 적절하게 구조화하는 단계 : b) 산화마스키로서 실리콘질화물 구조를 사용하는 국부산화에 의해 기판에서 능동트랜지스터영역 분리시키는데 필요한 필드산화물 구역을 만드는 단계. c) n―도우핑이온 및 p―도우핑이온을 주입하고 확산시킴으로써 기판에 n―도우프된 영역과 p―도우프된 영역을 만드는 단계 : d) 질화물／산화물 마스크를 제거하는 단계 : e) 에칭동안 미래의 게이트 구역에 대한 보호층으로 사용하고 기억캐패시터에 대한 유전층으로 사용하기 위해, 그리고 계속해서 가해지게될 p―도전층으로부터 붕소가 미래의 콜렉터구역에 인접해 있는 쌍극성 트랜지스터 구역으로 확산되는 것을 피하기 위해 기껏해야 50mm의 두께로 전체영역 위에 제1절연층을 만드는 단계 : f) 포토레지스트 마스크를 사용하는 사진평판에 의해 인접해 있는 구역 및 콜렉터 구역을 제외하고는 미래의 쌍극성 트랜지스터의 모든 구역에서 제1절연층을 제거하는 단계 :g) 포토레지스크를 제거하는 단계― h) 사진평판기술을 이용하는 주입에 의해 기판에 배열되어 있는 기억캐패시터의 전극을 도우핑하는 단계 : i) 폴리실리콘 및 금속규화물로 이루어진 p―도전층이나 폴리실리콘층 및 금속규화물층으로된 이중층을 전체영역 위에 용착시키는 단계 : j) 전체영역 위에 제2절연층을 용착시키는 단계 : k) 쌍극성 트랜지스터의 베이스구역과 기억캐패시터구역을 한정해 주는 수직측벽을 가지고 있는 구조를 만들기 위해 드라이―에칭을 사용해 기판의 표면이 드러나게 될 때까지 포토레지스트기술을 사용해서 p―도전층과 제2절연층을 구조화하는 단계 : l) MOS―트랜지스터의 작동전압을 설정하기 위해 채널주입을 수행하는 단계 : m) 포토레지스트기술을 사용해서, 붕소주입에 의해 MOS―트랜지스터에 능동베이스구역을 만드는 단계 : n) p―도전층과 제2절연층으로 형성된 구조의 가장자리를 효율적으로 덮도록 전체영역 위에 제3절연층을 용착시키는 단계 : o) p―도전층／제2절연층 구조의 측벽을 덮고 있는 제3절연층으로부터 측절연스트립을 만들고, MOS―트랜지스터의 능동구역과 쌍극성 트랜지스터의 에미터구역 및 콜렉터구역에서 기판표면을 드러나게 하기 위해 비등방성 에칭을 수행하는 단계 : p) MOS―트랜지스터에 대한 게이트 유전층으로서 제4절연층을 가하는 단계 : q) 전체영역 위에 제1의 도우프되지 않은 폴리실리콘층을 용착시키는 단계 : r) 포토레지스트 기술을 사용해, 쌍극성 트랜지스터의 에미터구역 및 콜렉터구역에서 기판표면을 드러내도록 제1폴리실리콘층과 제4절연층을 구조화하는 단계 : s) 사용된 포토레지스트마스크를 제거하는 단계 :t) 제2폴리실리콘층을 용착시키는 단계 : u) 포토레지스트 기술을 사용하여, MOS―트랜지스터의 게이트 전극과 쌍극성 트랜지스터의 에미터 접촉부가 형성되도록 제1, 제2폴리실리콘층을 구조화하는 단계 : v) n―채널 MOS―트랜지스터에 대한 소오스／드네인접속영역을 만들기 위해 인이온주입을 수행하고, 포토레지스트마스크를 제거하는 단계 : w) 포토레지스트 마스크를 사용하여, n／채널트랜지스터의 소요소 및 드레인구역을 만들고 쌍극성 트랜지스터의 에미터구역 및 콜렉터구역을 도우핑하기 위해 비소이온주입을 수행하는단계 : x) 포토레지스트마스크를 사용하여, p―채널트랜지스터의 소오소 및 드레인구역을 만들기 위해 붕소이온주입을 수행하는 단계 : y) 절연산화물로 이루어진 중간절연층을 만들고, n―채널트랜지스터의 소오소 및 드레인구역과 쌍극성 트랜지스터의 에미터 및 콜렉터 구역으로의 비소확산을 야기하고 p―채널트랜지스터의 소오소 및 드레인구역과 쌍극성 트랜지스터의 베이스접촉 구역으로의 붕소확산을 야기하기 위해 약 900℃에서 고온처리를 수행하는 단계 : 그리고, z) 중간층을 지나 능동트랜지스터 영역 p＋― 및 n＋―도전터미널에 대해 접촉틈을 열어주고, 금속화에 의해 상기 터미널접촉시켜 주는 단계로 이루어져 있는 것을 특징으로 하는 공정.
- 제1항에 있어서, 단계 v)와 w) 사이에서, MOS―트랜지스터의 게이트 전극의 측벽, 콜렉터접촉부와 에미터 접촉부측벽, 그리고 제4절연층으로 덮어져 있는 p＋―도전층 구조의 측벽에는 부가적으로 만들어진 SiO2층이 제공되어 있는 것을 특징으로 하는 공정.
- 제1항 또는 제2항에 있어서, 단계 z)에서의 금속화 전에, 쌍극성 트랜지스터의 베이스터미널 구역을 제외하고 트랜지스터의 모든 능동구역의 접촉부에는 규화물을 형성하는 금속이나 금속규화물의 선택적 용착에 의해 금속성 도전층이 제공되어 있는 것을 특징으로 하는 공정.
- 제1항 내지 제3항중 어느 한항에 있어서, 공정단계 b)전에, 필드산화물 구역보다 아래에 붕소이온이 주입됨으로써 채널―스토퍼구역이 만들어지는 것을 특징으로 하는 공정.
- 상기 항중 어느 한항에 있어서, p―도전층의 도우핑은 단계 i)에서 용착기간동안 또는 계속해서 일어나는 이온주입에 의해 수행되는 것을 특징으로 하는 공정.
- 상기 항중 어느 한항에 있어서, 제1폴리실리콘층의 두께는 150mm보다 적고, 제2폴리실리콘층의 두께는 100 내지 350mm의 범위에 있는 것을 특징으로 하는 공정.
- 상기 항중 어느 한항에 있어서, 제1폴리실리콘층이 계속해서 일어나는 인의 확산에 의해 n―도전상태로 되는 것을 특징으로 하는 공정.
- 상기 항중 어느 한항에 있어서, SiO2층이 상기 절연층으로 사용되는 것을 특징으로 하는 공정.
- 상기 항중 어느 한항에 있어서, 측벽절연으로 사용되고 있는 절연층이 테트라에틸오르토실리케이트의 열분해에 의해 만들어진 SiO2로 형성되어 있는 것을 특징으로 하는 공정.
- 단계 a)와 b) 대신에, 능동트랜지스터 구역을 분리하기 위해서 채널이 유전재료로 차있는 기판으로 에칭되는 것을 특징으로 하는 상기 항중 어느 한항에 따른 공정의 수정.
- 제1항 내지 제9항중 어느 한항에 있어서, 단계 a)후, 평평한 표면을 얻기 위해 미래의 필드산화물 영역에서 깊은 실리콘에칭이 수행되는 것을 특징으로 하는 공정.
- MOS―캐패시터가 없는 배열을 만들기 위해 단계 e) 내지 n)가 생략되는 것을 특징으로 하는 상기 항중 어느 한항에 따른 공정의 수정.
- 상기 항중 어느 한항에 있어서, 단계 q)에서 부가적인 포토레지스터기술을 사용해, 미래의 콜렉터 구역에서의 표면이 제1실리콘층과 제4(게이트)절연층을 에칭시킴으로써 드러나게 되는 것을 특징으로 하는 공정.
- 단계 u)의 구조화는 에칭될 이중층의 스트립과 콜렉터 위쪽의 전체 제2폴리실리콘층이 베이스터미널 확산영역과 콜렉터 사이에서 유지되도록 수행되는 것을 특징으로 하는 상기 항중 어느 한항에 따른 공정의 수정.
- 상기 항중 어느 한항에 있어서, 제1절연층을 보호하기 위해 단계 e)후, 100nm보다 작은 두께를 가지는 다결정실리콘층이 용착되고, 이것은 단계 f)에서 제1절연층과 함께 구조화되는 것을 특징으로 하는 공정.
- 공유실리콘 기판에 자기 정열된 쌍극성 트랜지스터와 상보 MOS―트랜지스터를 동시 제조하기 위한 앞서 도면을 참조로 기술된 공정.
- 제1항 내지 제16항중 어느 한항에 따른 공정에 의해 만들어진, 자기 정열된 쌍극성 트랜지스터와 상보 MOS―트랜지스터를 가지고 있는 실리콘 기판으로 이루어진 집적회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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