KR910006674B1 - 반도체 장치의 제조방법 - Google Patents

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노리오 스즈기
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가부시기가이샤 히다찌세이사꾸쇼
미쓰다 가쓰시게
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Abstract

내용 없음.

Description

반도체 장치의 제조방법
제1a도 내지 제1n도은 본 발명의 실시예에 따른 CMOS 반도체 장치의 제조 방법을 표시하기 위한 각 공정에서 CMOS 반도체 장치의 단면 구조를 도시한 도면.
본 발명은 반도체 장치의 제조 방법에 관해서, 특히 MOS(Metal Oxide Semiconductor)형 트랜지스터로 구성되는 MOS 집적 회로 장치의 제조 방법에 관한 것이다.
P 찬넬과 N 찬넬의 서로 다른 2개의 찬넬 도전형의 MOS 트랜지스터를 갖는 CMOS(Complementary MOS) IC는 소비 전력이 매우 적고, 동작 속도가 빠른 장점이 있으며, 여러가지 회로로 사용되고 있다.
이 CMOS IC의 제조 방법으로서는 다음과 같은 방법이 일반적으로 실시되고 있다. 우선, N형 실리콘 반도체 기판과 이 기판내에 형성된 P형 웰 영역 위에 게이트 전극으로 되는 다결정 실리콘막을 형성한다. P형 웰영역 위를 화학적 기상 성장(CVD)에 의해 형성된 실리콘 이산화막(SiO2막)을 선택적으로 덮고, 상기 SiO2막으로 덮어져 있지 않은 N형 실리콘 기판에 상기 SiO2막을 마스크로서 붕소를 확산해서 P+형의 소오스 및 드레인 영역을 형성한다. 그후, 상기 SiO2막을 제거하고 P형 웰 영역이 형성되지 않은 N형 실리콘 반도체 기판 표면을 새로이 CVD에 의해 형성한 SiO2막으로 선택적으로 덮고, 이 SiO2막을 마스크로 하여 상기 P형 웰 영역 표면에 인을 확산해서 N형의 소오스 및 드레인 영역을 형성한다. 상기 인 확산을 할 때 마스크로서 사용되고 CVD에 의해 형성된 SiO2막을 제거한다. 기판 위의 전면에 비활성막으로 새로운 SiO2막이 CVD에 의해 형성한다. 이 새로운 SiO2막에 접속 구멍을 형성하고 Al 막을 전면에 증착한 후, 포토리도그래피 기술에 의해 Al 전극을 형성한다.
그러나, 이 방법에 있어서는 다음에 기술하는 것과 같은 문제점이 발생하는 것을 본 발명자에 의해서 명확하게 되었다. 즉, 상기 CVD에 의해 형성한 SiO2막을 에칭에 의해 제거할 때, 바닥의 필드 SiO2막도 일부 에칭된다. 그것에 의해서 필드 SiO2막 표면에 단차가 생긴다. 이 필드 SiO2막 위에 Al 배선등을 형성했을 경우, 상기 단차에서 Al 배선이 단선되기 쉽다는 문제가 발생한다. 이 Al 배선의 단선은, 특히 상기 필드 SiO2막 위에 다결정 실리콘막의 배선을 형성했을 경우에 현저하게 발생한다. CVD에 의해 형성한 SiO2막을 에칭할 때, 상기 다결정 실리콘막의 배선 아래의 필드 SiO2막이 사이드 에칭(언더 에칭)되기 때문에 이 부분에서 필드 SiO2막 표면의 단차(다결정 실리콘막의 배선 표면에서 사이드 에칭된 필드 SiO2막 표면까지의 거리)는 한층 급격하게 된다. 이 때문에 상기한 Al 배선의 파손이 일어나기 쉽게 된다.
한편, 근래 다결정 실리콘막의 2층 구조를 CMOS에 이용하는 것이 연구되고 있다. 본 발명자가 일반적으로 실시되고 있는 상술의 CMOS IC의 제조 방법을 사용해서 상기 2층 구조의 CMOS IC를 연구 제조한 결과, 다음과 같은 문제가 발생하는 것을 알게 되었다. 즉, 상기한 바와 같은 필드 SiO2막 표면의 단차부 위에 퇴적한 2층째의 다결정 실리콘막은 이 2층째의 다결정 실리콘막을 포토리도그래피 기술에 의해 소정의 형상으로 가공하기 위한 에칭을 행하여도 충분히 제거되지 않는다. 이 부착한 다결정 실리콘막에 의해서 2층째의 다결정 실리콘막의 배선 사이에서 누설 전류가 흐르게 된다. 이 문제를 방지하는 수단으로서 상기 다결정 실리콘막의 배선 간격을 넓게 하는 것이 고려된다. 그러나, 이것은 배선 영역이 넓게 되어 집적 밀도를 향상하는 데 있어서 방해가 된다.
또, 상기 다결정 실리콘막의 2층 구조의 CMOS IC를 제조하고자 하는 경우, 일반적으로 실시되고 있는 상술의 CMOS IC의 제조 방법을 그대로 사용하면, 공정이 복잡하게 된다는 문제가 있다. 상기한 바와 같이, N+형 소오스 및 드레인 영역 형성 공정과 P+형 소오스 및 드레인 영역 형성 공정에 있어서 각각 CVD에 의해 형성한 SiO2막을 마스크로 해서 사용하며, 또한 이 마스크로 되는 SiO2막 이외에 새로운 CVD에 의한 SiO2막을 제1층째의 다결정 실리콘막과 제2층째의 다결정 실리콘막 사이의 층간 절연막으로서 사용하기 때문이다.
본 발명의 목적은 필드막의 표면이 에칭되기 때문에 발생하는 단차를 없앨 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 공정을 복잡하게 하지 않고 간단한 공정으로 다층 구조의 반도체 장치를 제조할 수 있는 제조 방법을 제공하는 것이다.
본 발명에 의한 반도체 장치의 제조 방법은 반도체 본체내의 일부에 제2찬넬 도전형 MOSFET를 형성하기 위해 형성되어 있는 제1도전형의 제1반도체 영역을 제1의 마스크로 덮는 공정과 반도체 본체의 다른 일부에 형성한 제1찬넬 도전형 MOSFET를 형성하기 위해 형성되어 있는 제2도전형의 제2반도체 영역을 제2의 마스크로 덮는 공정을 포함한다. 제1의 마스크는 제1찬넬 도전형 MOSFET를 형성하기 위한 불순물 도입의 마스크로 된다. 제1의 마스크는 반도체 본체의 열산화에 의해 형성한 열산화막과는 막의 질이 다르기 때문에, 마스크가 에칭에 의해 제거될 때에 바닥의 막을 손상시키지 않는다. 제2의 마스크는 제2찬넬 도전형 MOSFET를 형성하기 위한 불순물 도입의 마스크로 된다. 제2의 마스크는 층간 절연막으로서 그대로 사용된다.
본 발명의 상술한 목적과 그밖의 목적 및 본 발명의 이익은 다음의 도면을 참조한 설명에 의해서 명확하게 될 것이다.
우선, 제1a도에 도시한 바와 같이 반도체 본체로서의 제1도전형, 예를 들면 N-형 실리콘 반도체 기판(1)(비저항 8∼12Ω-cm)의 한 주면을 열산화하고 두께가 430Å의 실리콘 이산화막(SiO2막)(2)를 성장시킨다. 그 위에 CVD로 형성한 질화 실리콘막(Si3N4막)을 포토리도그래피 기술에 의해 패터닝하고 Si3N4막(3)으로 된 내산화 마스크를 형성한다.
다음에 상기 Si3N4막(3)을 마스크로서 사용하여 제1도전형 또는 N형의 불순물 이온, 예를 들면 인이온을 125KeV, 2×1012/cm2으로 기판(1) 표면에 주입한다. 이 결과, 이온 주입층(4)가 형성된다. 또 제1b도와 같이, 이온 주입층(4)가 형성된다. 또 제1b도와 같이, 이온 주입층(4)가 형성된 영역의 기판 주면을 Si3N4막(3)을 마스크로서 사용하여 선택적으로 열산화한다. 이 결과 기판 주면은 두께가 1200Å의 SiO2막(5)로 덮여진다.
다음에, Si3N4막(3)을 에칭으로 제거한다. 또 제2도전형 또는 P형의 불순물 이온, 예를 들면 플로오르화 붕소(BF2) 이온(6)을 60KeV, 3×1012/cm2로 주입한다. 이 SiO2막(2)와 SiO2막(5)의 막두께의 차를 이용해서 제1c도에서 도시한 바와 같이 얇은 SiO2막(2) 아래에만 붕소 주입층(7)을 형성한다.
이어서 비산화성 분위기 예를들면, 질소(N2) 가스중에서 1200℃, 6시간의 열처리에 의해서 각 이온 주입층(4), (7)의 불순물을 깊게 확산시킨다. 그 결과, 제1d도에 도시한 바와 같이 제1의 반도체 영역으로서의 N형 웰 영역(8)과 제2의 반도체 영역으로서의 P-형 웰 영역(9)를 각각 형성한다. 제1의 웰 영역(8)은 제2의 찬넬 도전형 MOSFET인 P찬넬형 MOSFET를, 제2의 웰 영역(9)는 제1의 찬넬 도전형 MOSFET인 N찬넬 MOSFET를 각각 형성하기 위한 것이다. 그렇게 한 다음, CVD로 전면에 내산화막인 Si3N4막(10)을 적층시킨다.
이어서 제1e도에 도시한 바와 같이 소자를 형성하여야 할 영역을 결정하는 패턴으로 Si3N4막(10)을 포토리도그래피로 가공한다. 또한, 얇은 SiO2막(2)를 통해서만 P형 불순물, 예를 들면 플루오르화 붕소(BF2) 이온(11)을 60KeV, 3×1013/cm2로 실리콘 기판(1)에 주입한다. 이때, 이 Si3N4막(10)과 SiO2막(5)가 마스크의 역할을 한다. 이로 인해서 찬넬 스토퍼용의 이온 주입층(12)를 형성한다.
다음에, Si3N4막(10)을 마스크로 사용해서 실리콘 기판을 선택적으로 열산화하고, 두께가 약 9500Å의 필드 SiO2막(14)를 선택적으로 성장시킨다. 이와 동시에, 이온 주입층(12)의 불순물을 확산하고 P형 찬넬 스토퍼 영역(13)을 형성한다. 그런후, 상기 Si3N4막(10)을 에칭으로 제거하며, 또 상기 Si3N4막(10)아래에 있던 SiO2막(2)와 (5)도 에칭으로 제거한다. 이 결과, N형 실리콘 반도체 기판 표면중, 소자를 형성하여야 할 영역의 표면 부분이 노출한다. 노출한 표면 부분을 열산화하는 것에 의해, 상기 Si3N4막(10)과 SiO2막(2) 및 (5)가 제거된 부분에 두께가 약 350Å의 게이트 산화막(15)를 형성한다. 이 상태를 제1f도에 도시한다. 게이트 산화막(15)가 형성된 P-형 웰 영역(9)의 부분과 N형 웰 영역(8)의 부분을 소자가 형성되어야 할 영역이라 한다.
이어서, CVD로 상기 소자를 형성하여야 할 영역 위와 필드 SiO2막(14)위의 전면에 두께가 4000Å의 제1레벨 다결정 실리콘막을 성장시킨다. 그리고, 이 다결정 실리콘막에 불순물로서 인을 도입해서 저 저항화한다. 그후, 포토리도그래피로 페터닝하고 제1도 G에 도시한 바와 같이 각 MISFET의 게이트 전극(16),(17) 및 제1레벨 다결정 실리콘 배선(18)로 되는 다결정 실리콘막을 형성한다. 그리고, 이 다결정 실리콘막의 형성전에 MISFET의 임계 전압 Vth제어용의 붕소 이온을 상기 소자를 형성하여야 할 영역 표면에 주입하여도 좋다.
이어서 875℃에서 10분간 스팀(steam)산화하고 상기 다결정 실리콘막(16), (17), (18) 표면에 약 400Å 두께의 산화막(23)을 형성한다.
이어서, CVD에 의해서 Si3N4막(19)를 P-형 웰 영역(9)와 N형 웰 영역(8) 위(기판 위)의 전면에 형성한다. 이 막은 바닥의 절연막 즉, 필드 SiO2막과 질이 다른 막이면 된다. 바꾸어 말하면, 에칭할 때의 에칭 특성이 다른 막이면 된다. 그리고, Si3N4막(19)는 포토레지스트막을 마스크로서 사용하여 CF4＋O2가스를 사용한 플라즈마 에칭에 의해 선택적으로 제거해서 소정의 형상으로 패터닝한다. 이때, 에칭 특성의 차이에 의해 필드 SiO2막(14)등의 바닥 막은 에칭되지 않는다. 이것에 의해서, N형 웰 영역(8)를 덮고 N형 불순물을 기판내에 도입하기 위한 마스크를 형성한다. 이 상태에서 상기 Si3N4막(19)를 제1의 마스크로서 사용하여 P-형 웰 영역(9)내에 N형 불순물, 바람직하게는 비소 이온 빔(20)을 80KeV, 1016/cm2로 조사한다. 이것에 의해, 게이트 전극(17)의 양측의 P-형 웰 영역(9) 표면에 소오스 및 드레인 영역으로 되는 비소 주입층(21), (22)를 형성한다. 이 상태가 제1h도에 도시되어 있다. 이 불순물의 도입법으로서는 이온 주입법이 바람직하지만, 확산에 의해서 행하여도 좋다. 이 경우는 확산시 또는 확산전에 소오스 및 드레인 영역으로 되어야 할 P-형 웰 영역(9) 표면 부분의 SiO2막(15)를 선택적으로 제거할 필요가 있다.
다음에 제1i도에 도시한 바와 같이 N형 웰 영역(8)의 위 및 P-형 웰 영역(9)의 위 전면(기판위 전면)에 CVD로 SiO2막(24)를 형성한다. 이 막은 제1 및 제2레벨 다결정 실리콘 사이의 층간 절연막으로서 사용된다. 이 막으로서는 인 실리케이트 유리(PSG) 막을 사용하여도 좋다. 중요한 것은 바닥의 Si3N4막(19)와 에칭 특성이 다른 막이면 된다. 이와 같이 하면, Si3N4막(19)를 제거할 때에 필드 SiO2막(14)와 같이 층간 절연막으로서 사용하는 막을 손상시키지 않게 된다.
다음에 제1j도에 도시한 바와 같이 상기 SiO2막(24)중에서 N형 웰 영역(8)위의 부분만을 HF : NH4F=1 : 6의 혼합비의 에칭액을 사용하여 에칭으로 제거한다. 이어서, 그 아래의 Si3N4막(19)를 CF4＋O2가스를 사용한 플라즈마 에칭으로 제거한다. 이때, 제1j도에 도시한 바와 같이 에칭되지 않고 남은 SiO2막(24)의 끝 부분은 마찬가지로 남은 Si3N4막(19)의 위에 위치하는 것이 바람직하다. 이와 같이 하는 것에 의해 확실하게 필드 SiO2막(14)에 SiO2막(24)의 에칭에 의해서 단차가 생기는 것을 방지한다. 그리고, 비산화성 분위기중, 예를 들면 질소 분위기에서 어닐 처리를 하는 것에 의해 상기 비소 주입층(21), (22)의 불순물을 연장 확산해서 N형의 소오스 영역(25)와 드레인 영역(26)을 형성한다. 이것에 의해 제1의 찬넬 도전형 MOSFET인 N찬넬형 MOSFET가 완성된다. 또, 상기 P-형 웰 영역(9)위에 남아있던 SiO2막(24)를 제2의 마스크로서 사용하고, N형 웰 영역(8) 표면에 붕소 이온(27)을 30KeV, 1.5×1015/cm2로 조사한다. 게이트 전극(16)과 그 측면의 SiO2막(23)을 마스크로 하여 게이트 전극(16)의 양쪽에 소오스 및 드레인 영역으로 되는 붕소 주입층(28), (29)를 각각 형성한다.
그리고, 제1k도에 도시한 바와 같이 소오스 영역(25) 및 드레인 영역(26), 다결정 실리콘 배선(18) 위의 SiO2막(24), (23), (15)를 포토리도그래피로 제거한다. 그후, 전면에 CVD에 의해서 제2의 레벨의 다결정 실리콘막(30)을 두께 2000Å으로 부착시킨다.
이어서, 제1l도에 도시한 바와 같이 다결정 실리콘막(30)을 포토리도그래피로 가공하고 제2의 레벨의 각 다결정 실리콘막(31), (32), (33), (34)를 각각 형성한다. 다결정 실리콘막(31), (34)는 불순물, 예를 들면 인을 도입하는 것에 의해서 저저항화되고 배선으로서 사용된다. 다결정 실리콘막(31), (34)와 같은 제2의 레벨의 다결정 실리콘의 배선은 P-형 웰 위에만 마련된다. 다결정 실리콘막(31), (34)의 일부는 불순물을 도입하는 일없이 높은 저항 소자로서 사용할 수가 있다. 다결정 실리콘막(32), (33)은 불순물이 도입되어 있지 않다. 다음의 공정에서 접속되는 Al에서의 Al 원자의 확산으로 저저항화가 된다. 다결정 실리콘막(32), (33)을 마련한 것에 의해 접촉구멍의 형성이 용이하게 된다.
이어서, 제1m도에 도시한 바와 같이 CVD로 SiO2막(35)와 인 유리막(36)을 적층한 후, 포토리도그래피로 가공하고 각 접촉 구멍(40), (41), (42), (43), (44)를 형성한다. 그 후, 질소 분위기 중에서 950℃, 20분간 어닐을 실시한다. 이 어닐에 의해서 상기 붕소 주입층(28), (29)가 연장 확산되어 P형의 소오스 영역(37) 및 드레인 영역(38)이 형성된다. 이것에 의해 제2의 찬넬 도전형 MOSFET인 P찬넬형 MOSFET가 완성된다.
이어서, 제1도 N에 도시한 바와 같이 진공 증착 기술로 부착시킨 알루미늄을 포토리도그래피로 가공하고, 각 알루미늄 배선(50), (51), (52), (53), (54)를 각각 형성한다. 또, 450℃에서 60분간 수소 가스(H2) 중에서 어닐한 후, 전면에 최종 비활성막, 예를 들면 플라즈마 CVD에 의한 질화 실리콘막을 적층하여 제조공정을 완료한다.
본 발명에 의하면, 제1h도에서 도시한 공정과 같이 P-형의 제2웰 영역(9)에 N형 불순물을 이온 주입할 때, 제1의 마스크로서 필드 SiO2막(14)는 에칭 특성에 차이가 있는 Si3N4막(19)를 사용하고 있다. 이 때문에, 이 Si3N4막(19)를 제거할 때 바닥의 필드 SiO2막(14)는 에칭되지 않는다. 또, N형의 제1웰 영역(8)로의 P형 불순물의 이온 주입시의 제2의 마스크로 되며 CVD에 의한 SiO2막(24)는 P형 불순물의 이온 주입후에도 층간 절연막으로 남겨둔다. 이 때문에, 바닥의 필드 SiO2막 (14)는 에칭되지 않는다. 따라서, 필드 SiO2막(14) 표면에 단차가 생기는 일은 없으며, 이 필드 SiO2막 위에 형성한 Al 배선의 파손 또는 다결정 실리콘 배선 사이의 누설 전류의 발생등을 방지할 수가 있다. 또, 종래와 같이 P형 불순물 도입시의 제2의 마스크를 제거하고 새로운 층간 절연막을 형성하지 않으므로 공정이 복잡하게 되지 않는다. 특히, 다결정 실리콘 2층 구조의 CMOS 형성에 있어서 공정을 복잡하게 하는 일없이 형성할 수가 있기 때문에 유효하다.
본 발명은 상기한 실시예에 한정되지 않고, 여러 가지로 변형할 수가 있다. 예를 들면, 상기 실시예에서는 다결정 실리콘막을 사용하는 2층 구조에 대해서 설명하였으나, 본 발명은 다결정 실리콘막 이외에, 예를 들면 몰리브덴이나 탄탈과 같은 고융점 금속층의 다층 구조나 상기 고융점 금속층과 다결정 실리콘막의 다층 구조를 형성할 때에도 응용할 수 있다. 또, 상기 실시예에서는 먼저 N+불순물의 이온 주입을 하여 제1의 찬넬 도전형 MOSFET인 N찬넬형 MOSFET를 형성하고, 그후에 P+형 불순물의 이온 주입하여 제2의 찬넬 도전형 MOSFET인 P찬넬형 MOSFET를 형성한 경우에 대해서 설명하였다. 그러나, 이와 반대인 경우 즉, 제1의 찬넬 도전형 MOSFET로서 P찬넬형 MOSFET의 소오스 및 드레인 영역을 형성한 후, 제2의 찬넬 도전형 MOSFET로서 N찬넬형 MOSFET의 소오스 및 드레인 영역을 형성하는 것도 가능하다. 이때에는 P찬넬형 MOSFET 위에 형성된 절연막을 N찬넬형 MOSFET의 소오스 및 드레인 영역 형성의 마스크로서 사용하고, 이 절연막을 그대로 남겨두어 층간 절연막으로 사용하게 된다.
또, 제1h도에 도시한 Si3N4막(19) 대신에 다결정 실리콘막을 사용하여도 된다. 중요한 것은 바닥의 필드 SiO2막에 비해서 에칭 특성에 차이가 있는 막이면 좋다.
또, 제1h도에 도시한 공정에 있어서, 다결정 실리콘막(16), (17), (18) 표면에 형성하는 산화막은 상기한 스팀 산화에 의한 열산화막 대신에 CVD에 의해서 형성되는 SiO2막을 사용하여도 좋다. 그러나, 이 CVD에 의한 SiO2막은 오버 에칭을 일으키기 쉽기 때문에 열산화막인 쪽이 바람직하다.
제1i도에 도시한 제2의 마스크 재료(24)로서는 층간 절연막으로서 사용할 수 있으며, 또 적용 범위가 좋고 질이 좋은 막을 선택하는 것이 필요하다. 바람직한 구체적인 재료로서는 상기한 실시예에 나타낸 CVD에 의한 SiO2막이 있으나, PSG 막도 바람직한 것으로서 예시된다. Si3N4막은 경계면에서 차아지를 트랩(trap)하기 때문에 층간 절연막으로 바람직하지 못하다. 또, 상기 제1i도 및 제1j도에 도시한 공정은 다음에 도시하는 방법으로 행하여도 좋다. 즉, 제1h도에 도시한 바와 같이, Si3N4막(19)를 제1마스크로 하고 N형 불순물 이온(20)을 P-형 웰 영역(9) 표면에 주입한 후, 상기 Si3N4막(19)를 열 인산으로 제거하고, 그후 N형 웰 영역(8)과 P-형 웰 영역(9)위의 전면에 CVD로 제2마스크를 형성하기 위한 SiO2막(24)를 형성한다. 그리고, N형 웰 영역(8) 위의 상기 SiO2막(24)를 선택적으로 제거하고 제1j도에 도시한 구조와 실질적으로 같은 것을 얻는다.
상기한 본 발명은 특히, 메모리셀을 P웰 영역내의 N찬넬형 MOSFET와 다결정 실리콘막으로 된 부하저항으로 구성하고, CMOS 회로를 주변 회로로 사용해서 저소비 전력화를 도모하는 스테이틱 RAM에 이용하면 유효하다. 이 때, 상기 메모리셀의 부하 저항 및 그를 위한 배선은 제2의 레벨의 다결정 실리콘층으로 형성한다. 그리고, 상기 주변 회로의 CMOS 회로를 구성하는 MOSFET의 게이트 전극을 구성하는 다결정 실리콘층을 상기 부하 저항으로의 배선을 구성하는 제1의 레벨의 다결정 실리콘층과 동시에 형성한다. 제2의 레벨의 다결정 실리콘층은 주변 회로에서 불필요하게 된다. 제2의 레벨의 다결정 실리콘층과 메모리셀의 N찬넬형 MOSFET의 게이트 전극인 제1의 레벨의 다결정 실리콘층 사이의 절연막은 P형 불순물 확산시의 마스크를 사용한다. 이로 인해서 복잡한 공정을 사용하지 않고, 저소비전력의 스테이틱 RAM을 형성할 수가 있다. 또, 상기한 스테이틱 RAM에 한정되지 않고, CMOS와 바이폴라 트랜지스터를 동일 기판에 형성하는 반도체 집적회로 장치로 사용할 수도 있다. 그밖에 CMOS에 의해서 형성되는 반도체 장치이면, 본 발명을 적용할 수가 있다.

Claims (48)

  1. 반도체 본체(1)내의 적어도 일부에서 상기 반도체 본체는 제1의 도전형인 제1의 반도체 영역(8)과 제2의 도전형인 제2의 반도체 영역(9)를 그의 주표면내에 가지며, 상기 주표면은 여러개의 영역으로 분리하는 분리영역(14)에 의해 다수의 영역으로 분할되는 반도체 장치의 제조 방법에 있어서, (b) 상기 분리 영역과 다른 에칭 특성을 갖는 제1의 마스크(19)를 사용해서 상기 제1의 반도체 영역(8)를 덮는 공정, (c) 상기 제1의 마스크(19)를 사용해서 상기 제2의 반도체 영역(9)내에 선택적으로 제1의 도전형의 불순물(20)을 도입하는 공정, (d) 제2의 마스크(24)를 형성하는 재료를 퇴적하는 것에 의해 적어도 일부분에 제2의 마스크가 형성되고, 상기 제1의 마스크(19)와 다른 에칭 특성을 갖는 상기 제2의 마스크를 사용해서 상기 제2의 반도체 영역(9)를 덮는 공정, (e) 상기 제2의 마스크(24)로 덮여진 부분을 제외하고, 상기 제1의 마스크(19)를 에칭에 의해 제거하는 공정, (f) 상기 제2의 마스크(24)를 사용해서 상기 제1의 반도체 영역(8)내에 선택적으로 상기 제2의 도전형의 불순물(27)을 도입하는 공정, (k) 상기 공정(f)를 실행한 후에 상기 제2의 마스크(24)위에 선택적으로 제1의 도체층을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  2. 특허 청구의 범위 제1항에 있어서, 상기 분리 영역(14)는 산화물에 의해 형성되는 반도체 장치의 제조 방법.
  3. 특허 청구의 범위 제1항에 있어서, 또 (a) 상기 제1의 도전형인 제1의 반도체 영역(8)과 제2의 도전형인 제2의 반도체 영역(9)를 주표면에 갖는 반도체 본체를 마련하고, 상기 주표면은 다수의 영역을 분리하는 분리 영역(14)에 의해 다수의 영역으로 분리되는 공정을 포함하는 반도체 장치의 제조 방법.
  4. 특허 청구의 범위 제1항에 있어서, 또 (g) 상기 공정(a)를 실행한 후에 상기 분리 영역이 형성되어 있지 않은 상기 주표면의 영역위에 게이트 산화막(15)를 형성하는 공정, (h) 상기 공정(g)를 실행한 후에 얇은 산화막(15) 위에 선택적으로 제2의 도체층을 형성하고, 상기 공정(c)와 (f)에서 불순물을 도입하기 위한 마스크 및 게이트 전극으로서 상기 제2의 도체층을 사용하는 공정, (i) 상기 공정(c)는 제1의 찬넬 도전형 MOSFET의 소오스 또는 드레인 영역(21,22)를 형성하기 위해 불순물(20)의 도입을 포함하는 공정, (j) 상기 공정(f)는 제2의 찬넬 도전형 MOSFET의 소오스 또는 드레인 영역(28,29)를 형성하기 위해 불순물 도입을 포함하는 공정을 포함하는 반도체 장치의 제조 방법.
  5. 특허 청구의 범위 제1항에 있어서, 상기 제2의 마스크(24)는 적어도 일부에 무기성 재료를 포함하는 반도체 장치의 제조 방법.
  6. 특허 청구의 범위 제1항에 있어서, 상기 제2의 마스크(24)를 형성하는 상기 재료는 화학적 퇴적에 의해 퇴적되는 반도체 장치의 제조 방법.
  7. 특허 청구의 범위 제3항에 있어서, 상기 분리 영역은 두꺼운 산화막으로 구성되고, 상기 두꺼운 산화막은 반도체 본체의 열산화에 의해 형성되는 반도체 장치의 제조 방법.
  8. 특허 청구의 범위 제7항에 있어서, 또 (g) 상기 공정(a)를 실행한 후에 상기 두꺼운 산화막(14)가 형성되어 있지 않은 상기 주표면위의 상기 두꺼운 산화막보다 얇은 게이트 산화막(15)를 형성하는 공정, (h) 상기 공정(g)를 실행한 후에 얇은 산화막(15) 위에 선택적으로 제2의 도체층을 형성하고, 상기 공정(c)와 (f)에서 불순물을 도입하기 위한 마스크 및 게이트 전극으로서 상기 제2의 도체층을 사용하는 공정, (i) 상기 공정(c)는 제1의 찬넬 도전형 MOSFET의 소오스 또는 드레인 영역(21,22)를 형성하기 위해 불순물(20)의 도입을 포함하는 공정, (j) 상기 공정(f)는 제2의 찬넬 도전형 MOSFET의 소오스 또는 드레인 영역(28,29)를 형성하기 위해 불순물 도입을 포함하는 공정을 포함하는 반도체 장치의 제조 방법.
  9. 특허 청구의 범위 제8항에 있어서, 상기 게이트 산화막(15)는 상기 반도체 본체의 열산화에 의해 형성되는 반도체 장치의 제조 방법.
  10. 특허 청구의 범위 제9항에 있어서, 상기 제2의 도체층은 다결정 실리콘층으로 되는 반도체 장치의 제조 방법.
  11. 특허 청구의 범위 제9항에 있어서, 상기 제1의 마스크(19)는 실리콘 질화막으로 된 반도체 장치의 제조 방법.
  12. 특허 청구의 범위 제9항에 있어서, 상기 제1의 도전형은 N형이고 상기 제2의 도전형은 P형이며, 상기 제1의 찬넬 도전형 MOSFET는 N찬넬형 MOSFET이고 상기 제2의 찬넬 도전형 MOSFET는 P찬넬형 MOSFET인 반도체 장치의 제조 방법.
  13. 특허 청구의 범위 제9항에 있어서, 상기 제1 및 제2의 도체층을 사전에 형성하고, 제2의 도전형의 이온을 MOSFET의 임계 전압을 제어하기 위해 제1 및 제2의 반도체 영역(8,9)를 표면에 주입하는 반도체 장치의 제조 방법.
  14. 특허 청구의 범위 제9항에 있어서, 상기 공정(e)의 에칭은 플라즈마 에칭 처리에 의해 실행되는 반도체 장치의 제조 방법.
  15. 특허 청구의 범위 제11항에 있어서, 상기 제2의 마스크(24)는 CVD에 의한 실리콘 이산화막으로 된 반도체 장치의 제조 방법.
  16. 특허 청구의 범위 제11항에 있어서, 상기 제2의 마스크(24)는 인실리케이트 유리막으로 된 반도체 장치의 제조 방법.
  17. 특허 청구의 범위 제12항에 있어서, 상기 제1의 도체층의 부분은 저저항화 되도록 도입된 불순물을 갖고, 다른 부분은 높은 저항을 갖는 반도체 장치의 제조 방법.
  18. 특허 청구의 범위 제17항에 있어서, 상기 반도체 장치는 N찬넬형 MOSFET와 상기 다결정 실리콘층(31,32,33,34)중 높은 저항을 갖는 부분으로 된 메모리셀을 포함하는 반도체 기억 장치로서 사용되는 반도체 장치의 제조 방법.
  19. 특허 청구의 범위 제18항에 있어서, 상기 제2의 도체층은 다결정 실리콘층으로 되는 반도체 장치의 제조 방법.
  20. 특허 청구의 범위 제18항에 있어서, 상기 제1의 마스크(19)는 실리콘 질화막으로 된 반도체 장치의 제조 방법.
  21. 특허 청구의 범위 제18항에 있어서, 상기 P찬넬형 MOSFET는 메모리셀을 위한 주변 회로로서 스테이틱 RAM을 형성하는 반도체 장치의 제조 방법.
  22. 특허 청구의 범위 제20항에 있어서, 상기 제2의 마스크(24)는 CVD에 의한 실리콘 이산화막으로 된 반도체 장치의 제조 방법.
  23. 특허 청구의 범위 제20항에 있어서, 상기 제2의 마스크(24)는 인실리케이트 유리막으로 된 반도체 장치의 제조 방법.
  24. 특허 청구의 범위 제14항에 있어서, 상기 플라즈마 에칭 처리는 CF4＋O2가스를 사용하는 반도체 장치의 제조 방법.
  25. 특허 청구의 범위 제6항에 있어서, 상기 화학적 퇴적은 화학 기상 성장(CVD)인 반도체 장치의 제조 방법.
  26. 반도체 본체(1)내의 적어도 일부에서 상기 반도체 본체는 제1의 도전형인 제1의 반도체 영역(8)과 제2의 도전형인 제2의 반도체 영역(9)를 주표면내에 가지며, 상기 주표면은 다수의 영역으로 분리되는 CMOS 집적회로의 제조 방법에 있어서, (b) 산화막과 다른 에칭 특성을 갖는 제1의 마스크(19)를 사용해서 상기 제1의 반도체 영역(8)를 덮는 공정, (c) 상기 제1의 마스크(19)를 사용해서 상기 제2의 반도체 영역(9)내에 선택적으로 제1의 도전형의 불순물(20)을 도입하는 공정, (d) 제2의 마스크(24)를 형성하고, 상기 제2의 반도체 영역을 덮으며, 상기 제2의 마스크의 부분이 상기 제1의 마스크와 중첩되며, 상기 제2의 마스크는 상기 제1의 마스크(19)와 다른 에칭 특성을 갖는 재료로 형성되는 공정, (e) 상기 제2의 마스크(24)로 덮여진 부분을 제외하고, 상기 제1의 마스크(19)를 에칭에 의해 제거하는 공정과 (f) 상기 제2의 마스크(24)를 사용해서 상기 제1의 반도체 영역(8)내에 선택적으로 제2의 도전형의 불순물을 도입하는 공정을 포함하며, CMOS 집적 회로를 마련하기 위하여 상기 제1 및 제2의 반도체 영역(8,9)의 각각에 반도체 소자를 마련하는 CMOS 집적회로의 제조 방법.
  27. 특허 청구의 범위 제26항에 있어서, 상기 제2의 마스크(24)는 반도체 본체의 표면과 제1의 마스크(19)의 표면을 제2의 마스크를 구성하는 재료로서 덮어서 형성하고, 제2의 마스크를 구성하는 재료를 패터닝하여 상기 제2의 마스크를 형성하고, 상기 패터닝은 제1 및 제2의 마스크 사이에서 겹치도록 실행되는 CMOS 집적회로의 제조 방법.
  28. 특허 청구의 범위 제26항에 있어서, 또 (a) 상기 반도체 본체를 마련하는 공정을 포함하는 CMOS 집적 회로의 제조 방법.
  29. 특허 청구의 범위 제26항에 있어서, 또 상기 제1의 반도체 영역(8)내에 선택적으로 제2의 도전형의 불순물을 도입한 후에 상기 반도체 본체위에 제2의 도체층을 선택적으로 형성하는 공정을 포함하는 CMOS 집적회로의 제조 방법.
  30. 특허 청구의 범위 제26항에 있어서, 상기 제1 및 제 2의 마스크(19,24)는 무기물로 되는 CMOS 집적회로의 제조 방법.
  31. 특허 청구의 범위 제26항에 있어서, 상기 제2의 도체층은 상기 제2의 마스크(24)위의 일부에 형성되고, 상기 제2의 마스크의 부분은 상기 CMOS 집적 회로를 위해 내부층 절연막의 부분으로 형성하도록 유지하는 CMOS 집적 회로의 제조 방법.
  32. 특허 청구의 범위 제26항에 있어서, 또 상기 분리영역(14)에 의해 다수의 영역으로 분리된 주표면에 있어서, (g1) 공정(a)를 실행한 후에 상기 분리 영역(14)가 형성되어 있지 않은 상기 주표면위의 영역에 게이트 산화막(15)를 형성하는 공정, (g2) 상기 공정(g1)을 실행한 후 게이트 산화막(15)위에 선택적으로 제1의 도체층을 형성하고, 상기 공정(c)와 (f)에서 불순물을 도입하기 위한 마스크 및 게이트 전극으로서 상기 제1의 도체층을 사용하는 공정, (g3) 상기 공정(c)는 제1의 찬넬 도전형 MOSFET의 소오스 또는 드레인(21,22)를 형성하기 위해 불순물 도입을 포함하는 공정, (g4) 상기 공정(f)는 제2의 찬넬 도전형 MOSFET의 소오스 또는 드레인 영역(37,38)을 형성하기 위해 불순물 도입을 포함하는 공정, (g5) 상기 제2의 마스크(24)위의 부분에 형성된 상기 제2의 도체층에 의해 상기 제2의 마스크(24)가 상기 CMOS 집적 회로를 위한 내부층 절연막으로 되고, 상기 본체위에 상기 제2의 도체층을 형성하는 공정을 포함하는 CMOS 집적 회로의 제조 방법.
  33. 특허 청구의 범위 제26항에 있어서, 상기 제2의 마스크의 부분은 CMOS 집적 회로를 위한 비활성막의 일부를 형성화기 위해 CMOS 집적 회로내에 유지되는 CMOS 집적 회로의 제조 방법.
  34. 특허 청구의 범위 제26항에 있어서, 제2의 마스크(24)의 형성은 반도체 본체위에 제2의 마스크를 형성하는 상기 재료를 퇴적하는 공정을 포함하고, 상기 마스크는 무기성 재료의 적어도 일부로 되는 CMOS 집적 회로의 제조 방법.
  35. 특허 청구의 범위 제34항에 있어서, 제2의 마스크를 형성하기 위한 재료의 퇴적은 재료를 화학적으로 퇴적하는 것에 의해 실행되는 CMOS 집적 회로의 제조 방법.
  36. 반도체 본체(1)내의 적어도 일부에서 상기 반도체 본체는 제1의 도전형인 제1의 반도체 영역(8)과 제2의 도전형인 제2의 반도체 영역(9)를 주표면내에 가지며, 상기 주표면은 다수의 영역으로 분리되는 CMOS 집적 회로의 제조 방법에 있어서, (b) 제2의 반도체 영역(9)내에 제1의 도전형의 불순물을 도입하는 공정, (c) 마스크를 형성하는 재료를 퇴적하는 것에 의해 형성되고, 무기성 재료의 적어도 일부에 형성된 마스크로서 제2의 반도체 영역을 덮는 공정, (d) 상기 마스크를 사용하여 상기 제1의 반도체 영역에 선택적으로 제2의 도전형의 불순물을 도입하는 공정과 (e) 상기 CMOS 집적 회로의 적어도 일부에 유지된 상기 마스크 위의 부분에 도체층을 선택적으로 형성하는 공정을 포함하는 CMOS 집적 회로의 제조 방법.
  37. 특허 청구의 범위 제36항에 있어서, 마스크의 유지된 부분은 CMOS 집적 회로를 위한 비활성 막의 적어도 일부로 구성되는 CMOS 집적 회로의 제조 방법.
  38. 특허 청구의 범위 제36항에 있어서, 마스크의 유지된 부분은 CMOS 집적 회로를 위해 층을 절연하는 내부층의 적어도 일부로 구성되는 CMOS 집적 회로의 제조 방법.
  39. 특허 청구의 범위 제36항에 있어서, 또 (a) 상기 반도체 본체를 마련하는 수단을 포함하는 CMOS 집적 회로의 제조 방법.
  40. 반도체 본체내의 적어도 일부에서 상기 반도체 본체는 제1의 도전형인 제1의 반도체 영역과 제2의 도전형인 제2의 반도체 영역을 그의 주표면내에 갖고, 상기 주표면은 두꺼운 산화막에 의해 다수의 영역으로 분리되는 CMOS 집적 회로의 제조 방법에 있어서, (b) 상기 두꺼운 산화막 위의 부분을 포함하는 제1의 도체층을 상기 반도체 본체 위에 형성하는 공정, (c) 상기 산화막과 다른 에칭 특성을 가지며, 두꺼운 산화막 위에 제1의 도체층의 부분 위로 연장하는 부분을 갖는 제1의 마스크로서 상기 제1의 반도체 영역을 덮는 공정, (d) 상기 제1의 마스크를 사용해서 상기 제2의 반도체 영역내에 선택적으로 제1의 도전형의 불순물을 도입하는 공정, (e) 상기 제1의 마스크와 다른 에칭 특성을 가지며, 두꺼운 산화막 위에 제1의 도체층의 부분 위로 연장하는 제2의 마스크로서 상기 제2의 반도체 영역을 덮는 공정, (f) 상기 제2의 마스크로서 덮여진 부분을 제외하고 상기 제1의 마스크를 에칭에 의해 제거하는 것에 의해 상기 제1의 마스크가 두꺼운 산화막의 에칭없이 제거되는 공정과 (g) 상기 제2의 마스크를 사용해서 상기 제1의 반도체 영역내에 선택적으로 제2의 도전형의 불순물을 도입하는 공정을 포함하는 CMOS 집적 회로의 제조 방법.
  41. 특허 청구의 범위 제40항에 있어서, 또 (a) 상기 반도체 본체를 마련하는 공정을 포함하는 CMOS 집적 회로의 제조 방법.
  42. 특허 구의 범위 제40항에 있어서, 상기 제1의 도체층은 산화막을 거쳐서 상기 반도체 본체위에 형성되는 CMOS 집적 회로의 제조 방법.
  43. 특허 청구의 범위 제40항에 있어서, 상기 제1의 마스크는 제1의 도체층의 상기 부분위의 산화막을 거쳐서 두꺼운 산화막 위의 제1의 도체의 부분위에 연장하는 CMOS 집적 회로의 제조 방법.
  44. 반도체 본체내의 적어도 일부에서 상기 반도체 본체는 다수의 반도체 영역을 그의 주표면에 갖고, 상기 다수의 반도체 영역은 제1의 도전형의 제1의 반도체 영역과 제2의 도전형의 제2의 반도체 영역을 포함하고, 제1 및 제2의 반도체 영역은 적어도 상기 반도체 본체의 분리 영역에 의해 분리되고, 상기 분리 영역은 산화물을 포함하는 반도체 장치의 제도 방법에 있어서, (b) 상기 제2의 반도체 영역에 선택적으로 제1의 도전형의 불순물을 도입하는 공정, (c) 마스크를 형성하는 재료를 퇴적하는 것에 의해 적어도 일부분에 형성된 무기물의 마스크로서 상기 제2의 반도체 영역을 덮는 공정, (d) 상기 마스크를 사용해서 상기 제1의 반도체 영역에 선택적으로 제2의 도입하는 공정과, (e) 상기 공정(d)를 실행한 후에 상기 제2의 마스크 위에 선택적으로 도체층을 형성하는 것에 의해 상기 마스크가 상기 반도체 장치내의 적어도 일부에 유지되는 공정을 포함하는 반도체 장치의 제조 방법.
  45. 특허 청구의 범위 제44항에 있어서, 또 (a) 상기 반도체 본체를 마련하는 공정을 포함하는 CMOS 집적 회로의 제조 방법.
  46. 특허 청구의 범위 제44항에 있어서, 상기 산화막과 다른 에칭 특성을 갖는 다른 마스크로서 제1의 반도체 영역(8)을 덮고, 다른 마스크를 사용해서 제1의 도전형의 불순물을 도입하는 것에 의해 제2의 반도체 영역(9)내에 선택적으로 제1의 도전형의 불순물이 도입되고, 상기 다른 마스크는 상기 마스크와 다른 에칭 특성을 갖고, 상기 다른 마스크는 에칭에 의해 제거되고, 다른 마스크는 상기 마스크 및 상기 산화막의 에칭을 방지하여 제거되는 반도체 장치의 제조 방법.
  47. 특허 청구의 범위 제46항에 있어서, 상기 마스크는 상기 다른 마스크와 겹치도록 형성되어 상기 다른 마스크를 제거할 때에 상기 마스크에 의해 덮여진 부분이 유지되는 반도체 장치의 제조 방법.
  48. 특허 청구의 범위 제37항에 있어서, 상기 반도체 장치는 CMOS 집적 회로인 반도체 장치의 제조 방법.
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