JP2934738B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2934738B2
JP2934738B2 JP7054724A JP5472495A JP2934738B2 JP 2934738 B2 JP2934738 B2 JP 2934738B2 JP 7054724 A JP7054724 A JP 7054724A JP 5472495 A JP5472495 A JP 5472495A JP 2934738 B2 JP2934738 B2 JP 2934738B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電源用半導体集積回路装
置の低電圧化に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳトランジスタで構成され
るボルテージ・ディテクターやボルテージ・レギュレー
タは、ＣＭＯＳトランジスタのＮＭＯＳトランジスタの
ゲート電極がＮ型ゲート電極で、かつ、ＰＭＯＳトラン
ジスタのゲート電極がＮ型ゲート電極から構成されてい
る。
【０００３】図３にボルテージ・ディテクターの回路ブ
ロック図を示す。ボルテージ・ディテクターは基準電圧
回路３０１と電圧分割回路３０２と電圧比較回路３０３
と出力回路３０４で構成され、基準電圧回路３０１は、
電源ライン２０２から接地ライン２０１へ、接続点Ａ１
１１を挟んで、互いにソース−ドレイン間を直列接続し
たデプレッション・タイプＮＭＯＳトランジスタとエン
ハンスメント・タイプＮＭＯＳトランジスタで構成さ
れ、定電圧を接続点Ａ１１１に出力する機能を持つ。
【０００４】電圧分割回路３０２は、電源ライン２０２
と接地ライン２０１との間に接続された複数個の直列抵
抗で構成され、接続点Ｂ１１２を起点に電源電圧を分割
する機能を持つ。電圧比較回路３０３は、ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタで構成され、電源ライ
ン２０２と接地ライン２０１の間に接続され、前記基準
電圧回路３０１と接続点Ａ１１１で接続され、前記電圧
分割回路３０２と接続点Ｂ１１２で接続され、接続点Ａ
と接続点Ｂ１１２の電圧差を入力とし、接続点Ｂ１１２
の電圧が接続点Ａの電圧を下回った場合、接続点Ｃ１１
３に電源電圧を出力する機能を持つ。
【０００５】出力回路３０４は、ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタを組み合わせたインバーターで
構成され、ＰＭＯＳトランジスタのソースと電源ライン
２０２を接続し、ＰＭＯＳトランジスタのドレインとＮ
ＭＯＳトランジスタのドレインを接続し、ＮＭＯＳトラ
ンジスタのソースと接地ライン２０１を接続した構成と
なっている。
【０００６】前記電圧比較回路３０３と前記インバータ
ーのゲート電極が接続点Ｃ１１３で接続し、前記電圧比
較回路３０３の出力をＰＭＯＳトランジスタとＮＭＯＳ
トランジスタのゲート電極に受け、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタのドレイン接続点が出力端子
１０３に接続されている電源電圧を出力する機能を持
つ。
【０００７】検出電圧は基準電圧回路３０１の出力であ
る基準電圧と高抵抗ポリシリコンの抵抗の比で決まり、
ポリシリコン・ヒューズよって所望の出力電圧が得られ
る工夫がなされている。そして消費電流を少なくするた
めに高抵抗ポリシリコンは抵抗値の高いのものが用いら
れており、ＣＭＯＳ電源ＩＣには高抵抗ポリシリコンと
ＣＭＯＳトランジスタが必須構成要素となっている。
【０００８】また、ボルテージ・ディテクターは、電源
電圧が基準電圧以下（例えば０．８Ｖ以下）になると出
力電圧を０Ｖにする機能を持つ。ボルテージ・レギュレ
ーターの回路ブロック図を、図６に示す。ボルテージ・
レギュレーターは基準電圧回路３１１と電圧分割回路３
１２と電圧比較回路３１３と出力回路３１４で構成さ
れ、基準電圧回路３１１は、電源ライン２１２から接地
ライン２１１へ、接続点Ａ１２１を挟んで、互いにソー
ス−ドレイン間を直列接続したデプレッション・タイプ
ＮＭＯＳトランジスタとエンハンスメント・タイプＮＭ
ＯＳトランジスタで構成され、定電圧を接続点Ａ１２１
に出力する機能を持つ。
【０００９】電圧分割回路３１２は、電源ライン２１２
と接地ライン２１１との間に接続された複数個の直列抵
抗で構成され、接続点Ｂ１２２を起点に電源電圧を分割
する機能を持つ。電圧比較回路３１３は、ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタで構成され、電源ライ
ン２１２と接地ライン２１１の間に接続され、前記基準
電圧回路３１１と接続点Ａ１２１で接続され、前記電圧
分割回路３１２と接続点Ｂ１２２で接続され、接続点Ａ
１２１と接続点Ｂ１２２の電圧差を入力とし、接続点Ｂ
１２２の電圧が接続点Ａ１２１の電圧を下回った場合、
接続点Ｃ１２３に電源電圧を出力する機能を持つ。
【００１０】出力回路３１４は、ＰＭＯＳトランジス
タ、またはＮＭＯＳトランジスタで構成され、ＰＭＯＳ
トランジスタの場合は、ソースと電源ライン２１２を接
続し、ＰＭＯＳトランジスタのドレインと電圧分割回路
を接続した構成となっている。ＮＭＯＳトランジスタの
場合は、ドレインと電源ライン２１２を接続し、ＮＭＯ
Ｓトランジスタのソースと電圧分割回路を接続した構成
となっている。前記電圧比較回路３１３と前記ＰＭＯＳ
トランジスタ、またはＮＭＯＳトランジスタのゲート電
極が接続点Ｃ１２３で接続し、前記電圧比較回路３１３
の出力をＰＭＯＳトランジスタ、またはＮＭＯＳトラン
ジスタのゲート電極に受け、ＰＭＯＳトランジスタのド
レイン、またはＮＭＯＳトランジスタのソースに接続さ
れた出力端子１１３に電圧を出力する機能を持つ。
【００１１】ボルテージ・レギュレーターは、電源電圧
が変動したり、負荷が変動しても、常に定電圧を出力す
る機能を持つ。従来、ボルテージ・ディテクターやボル
テージ・レギュレーターで用いられる基準電圧回路を、
図２３に示す。電源ライン２２２から接地ライン２２１
へ、接続点Ａ１６１を挟んで、互いにソース−ドレイン
間を直列接続したデプレッション・タイプＮＭＯＳトラ
ンジスタ４０１とエンハンスメント・タイプＮＭＯＳト
ランジスタ４０２で構成され、定電圧を接続点Ａ１６１
に出力する機能を持つ。
【００１２】ディプレッションタイプのＮＭＯＳトラン
ジスタ４０１は、ゲートとソースを接続してＰ基板と同
電位にし、ソースをエンハンスメントタイプのＮＭＯＳ
トランジスタ４０２のドレインと接続する。エンハンス
メントタイプのＮＭＯＳトランジスタ４０２は、ゲート
とドレインを接続してＰ基板とソースを同電位にする。
ディプレッションタイプのＮＭＯＳトランジスタ４０１
のドレインを電源ライン２２２と接続し、エンハンスメ
ントタイプのＮＭＯＳトランジスタ４０２のソースを接
地ライン２２１と接続し、ディプレッションタイプのト
ランジスタ４０１とエンハンスメントタイプのトランジ
スタ４０２の接続点Ａ１６１を出力端子とする。
【００１３】ＣＭＯＳトランジスタで構成されるボルテ
ージ・ディテクタやボルテージ・レギュレーターは、従
来、高抵抗とゲート電極を同じポリシリコン膜で形成
し、ポリシリコン膜への不純物導入量を変えて両者を作
り分ける製造方法が一般的である。
【００１４】以下に従来の高抵抗ポリシリコンとポリシ
リコンゲートＣＭＯＳトランジスタを同一基板上で作製
する方法について、Ｐ基板を例に図２０〜図２２を参照
して説明する。最初に、Ｐ型シリコン基板１にＮウェル
２をイオン注入と熱拡散により形成し、そのあと素子分
離のためのＰ型領域３とＮ型領域４をイオン注入により
形成する。そしてフィールド酸化膜５とゲート酸化膜６
を成長させ（図２１（Ａ））、トランジスタのしきい値
電圧制御のためのチャネル領域へのイオン注入を行い
（図２１（Ｂ）、ポリシリコン膜７の堆積を行う（図２
１（Ｃ））。
【００１５】次に、高抵抗ポリシリコン８の抵抗値制御
のためのイオン注入を行い（図２１（Ｄ））、高抵抗と
なる部分に高濃度のリンが拡散しないように、高抵抗ポ
リシリコン８となる部分より広めにＣＶＤ酸化膜９を堆
積させ、リンのプリデポジションを行い、高濃度のリン
をポリシリコン膜中に拡散させる（図２１（Ｅ））。そ
して、ポリシリコン上の酸化膜を除去した後、高抵抗ポ
リシリコン８をエッチングにより成形し（図２１
（Ｆ））、さらに別のマスクを用いてポリシリコンゲー
ト電極１０、１１をエッチングにより成形し（図２２
（Ｇ））、最後にＮチャネル側ソースおよびドレイン領
域１２とＰチャネル側ソースおよびドレイン領域１３に
イオン注入を行って（図２２（Ｈ））、熱処理を施した
のち高抵抗ポリシリコン８とポリシリコンゲートＣＭＯ
Ｓトランジスタが完成する（図２２（Ｉ））。
【００１６】
【発明が解決しようとする課題】従来の半導体装置で
は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲ
ート電極はどちらも同じＮ型であった。そのためＰＭＯ
Ｓトランジスタが必ず埋め込みチャネル型となってい
た。埋め込みチャネル型のＭＯＳトランジスタは、電流
のオフ特性が悪く、表面チャネル型に比べてリーク電流
が大きく、短チャネル効果も大きく、しきい値制御も困
難であるという欠点がある。特に、ボルテージ・ディテ
クター、ボルテージ・レギュレーターは常時動作してい
るため、動作時は低消費電力である必要性が一般ＩＣよ
り高い。
【００１７】また、電池によりエネルギーを供給されて
いる場合も多いため、低電圧動作が必要となっている。
従って、半導体装置を低電圧で動作させるためには、Ｍ
ＯＳトランジスタのしきい値電圧を低くする必要がある
が、従来の埋め込みチャネル型ＭＯＳトランジスタで
は、オフリーク電流が大きく、低電圧動作が困難であっ
た。さらに、高温ではオフリーク電流が増える傾向にあ
るため、低電圧動作が室温の場合より困難となる。
【００１８】また、半導体装置を低電圧で動作させるに
は、基準電圧回路３０１、３１１で出力される基準電圧
も低電圧出力とする必要がある。従来の基準電圧回路３
０１、３１１では、出力される基準電圧は、回路のエン
ハンスメントタイプのＭＯＳトランジスタ４０１とディ
プレッションタイプのＭＯＳトランジスタ４０２のしき
い値電圧の和で決まってしまう。そのため、低電圧の基
準電圧とするにはしきい値電圧を下げることになるが、
前記にあげたオフリーク電流の影響により、基準電圧の
低電圧化には、限界があった。
【００１９】また、従来の高抵抗ポリシリコンとポリシ
リコンゲートＣＭＯＳトランジスタを構成要素として持
つ半導体装置の製造方法では以下の課題があった。高抵
抗ポリシリコン８への不純物の導入にはイオン注入を用
いているが、ポリシリコンゲート１０、１１への不純物
の導入にはリンのプリデポジションと呼ばれる拡散注入
法を用いている。このため、リンのプリデポジションを
行う場合、高抵抗となる領域をＣＶＤ酸化膜で覆い高抵
抗となる領域への高濃度のリンの侵入を防がなくてはな
らない。また、高抵抗ポリシリコン８とポリシリコンゲ
ート１０、１１に含まれるリンの濃度の違いによりエッ
チングレートが異なるので、両方を同時にエッチングす
ることが出来なかった。そのため、工程数が増えるとい
う課題があった。
【００２０】また、前記課題を解決する方法として、Ｎ
ＭＯＳトランジスタのゲート電極がＮ型ゲート電極で、
かつ、ＰＭＯＳトランジスタのゲート電極がＰ型ゲート
電極で構成する場合、ＰＭＯＳトランジスタのゲート電
極にはボロンをイオン注入する。しかし、ゲート電極へ
のボロンのイオン注入によるチャネル領域への突き抜け
や、ゲート電極にイオン注入されたボロンの熱処理によ
るチャネル領域へのしみ出しや、熱処理が不十分である
ことによるゲート電極の空乏化を起こすという課題があ
った。さらに、熱処理温度を低く抑える場合、層間絶縁
膜ＰＳＧ２０のリン濃度を上げる必要があるが、リン濃
度を上げると層間絶縁膜ＰＳＧ２０中のリンが高抵抗ポ
リシリコン８中に拡散し、高抵抗ポリシリコン８の抵抗
値を下げてしまうという課題があった。
【００２１】本発明は上記課題を解決するもので、その
第１の目的は低電圧かつ低消費電流で動作するボルテー
ジ・ディテクターおよびボルテージ・レギュレーターの
提供にある。その第２の目的は、ボルテージ・ディテク
ターおよびボルテージ・レギュレーターで用いられる基
準電圧回路の出力基準電圧を低電圧出力とすることにあ
る。
【００２２】その第３の目的は、高抵抗ポリシリコンゲ
ートとＣＭＯＳトランジスタを同一基板上で作製する場
合の効率的な半導体装置の製造方法の提供にある。その
第４の目的は、イオン注入によりポリシリコンゲート電
極をＰ型化する際の、ボロンのチャネル領域へのしみ出
し、ポリシリコンゲート電極の空乏化を抑えた半導体装
置の製造方法の提供にある。
【００２３】その第５の目的は、層間絶縁膜ＰＳＧ中の
リンの拡散による高抵抗ポリシリコンの抵抗値変化を抑
えた半導体装置の製造方法の提供にある。
【００２４】
【課題を解決するための手段】本発明は、上記目的を達
成するために以下の手段をとった。第１の手段は、ＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタと抵抗を構成
要素に持つ半導体集積回路装置において、前記ＰＭＯＳ
トランジスタのゲート電極がＰ型低抵抗ポリシリコン１
１で、前記ＮＭＯＳトランジスタのゲート電極がＮ型低
抵抗ポリシリコン１０で、前記抵抗が高抵抗ポリシリコ
ン８であるというものである。
【００２５】第２の手段は、電源ライン２２２から接地
ライン２２１へソース−ドレイン間を直列に接続したデ
プレッション・タイプＮＭＯＳトランジスタ４０１とエ
ンハンスメント・タイプＮＭＯＳトランジスタ４０２で
構成される基準電圧回路３０１、３１１を有する半導体
集積回路装置において、デプレッション・タイプＮＭＯ
Ｓトランジスタ４０１のゲート電極が接地ライン２２１
と接続され、エンハンスメント・タイプＮＭＯＳトラン
ジスタ４０２のゲート電極がデプレッション・タイプＮ
ＭＯＳトランジスタ４０１のソースとエンハンスメント
・タイプＮＭＯＳトランジスタ４０２のドレインの接続
点Ａ１５１に接続されている、というものである。
【００２６】第３の手段は、ＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタのゲート酸化膜の厚みが２０ｎｍ〜
１００ｎｍであり、ポリシリコンゲート電極１０、１１
と高抵抗ポリシリコン８の厚みが全て３００ｎｍ〜４０
０ｎｍで、ＰＭＯＳトランジスタのソースおよびドレイ
ン領域のアクセプター濃度が０．５〜１．５×１０26／
ｍ3 で、ＮＭＯＳトランジスタのソースおよびドレイン
領域のドナー濃度が０．７〜２．１×１０26／ｍ3 とい
うものである。
【００２７】第４の手段は、ＣＭＯＳトランジスタの絶
縁膜で、ＰＭＯＳトランジスタの絶縁膜は基板表面から
ゲート電極１１に向かって、ゲート酸化膜６−シリコン
窒化膜１７−トップ酸化膜１８の順で並んだ３層構造の
膜であり、ＮＭＯＳトランジスタの絶縁膜はゲート酸化
膜６とするものである。
【００２８】第５の手段は、高抵抗ポリシリコン８に接
し、シリコン基板１と反対側に平面的にＮＳＧ膜１９を
堆積し、ＮＳＧ膜１９に接し、高抵抗ポリシリコン８と
反対側に平面的にＰＳＧ膜２０を堆積するものである。
第６の手段は、ポリシリコン膜に不純物を導入する前
に、抵抗と配線とゲート電極の形状をフォト工程の後、
レジストをマスクとしてエッチングにより同時形成し、
抵抗となるポリシリコンに抵抗値制御のための不純物を
イオン注入により導入して、高抵抗ポリシリコン８と
し、配線となるポリシリコンに不純物をイオン注入によ
り導入して、低抵抗ポリシリコンとし、ＰＭＯＳトラン
ジスタのゲート電極１１となるポリシリコンと、ＰＭＯ
Ｓトランジスタのソースおよびドレイン領域にアクセプ
ターとなる不純物をイオン注入により導入し、ＮＭＯＳ
トランジスタのゲート電極となるポリシリコン１０と、
ＮＭＯＳトランジスタのソースおよびドレイン領域にド
ナーとなる不純物をイオン注入により導入するというも
のである。
【００２９】第７の手段は、第６の手段におけるポリシ
リコンゲート膜厚１０、１１を３００ｎｍ〜４００ｎｍ
とし、かつゲート電極１１へのボロンのイオン注入エネ
ルギーを２０〜３５ｋｅＶとするものである。第８の手
段は、第６の手段におけるポリシリコンゲート膜厚１
０、１１を３００ｎｍ〜４００ｎｍとし、かつゲート電
極１１へのＢＦ2 のイオン注入エネルギーを５０ｋｅＶ
〜１００ｋｅＶとするものである。
【００３０】第９の手段は、第６の手段におけるゲート
酸化膜６厚が４０ｎｍ以上の時、エッチングによるゲー
ト電極成形後、ソースおよびドレイン領域の酸化膜をエ
ッチングにより完全に除去した後に熱酸化で酸化膜を２
０ｎｍ成長させ、ゲート電極１１への（ソースおよびド
レイン領域への）ボロンおよびＢＦ2 のイオン注入エネ
ルギーをそれぞれ２０〜３５ｋｅ、５０〜１００ｋｅＶ
とするものである。
【００３１】第１０の手段は、第６の手段におけるＣＭ
ＯＳトランジスタのゲート酸化膜６厚を２０〜１００ｎ
ｍとし、かつソースおよびドレイン形成後の全ての熱処
理温度を８００〜９００℃とするものである。第１１の
手段は、ポリシリコン・ゲート電極１０、１１に不純物
を導入した後、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ）でシリコン中の不純物を活性化すること
である。
【００３２】
【作用】以上の手段をとることで以下の作用が得られ
る。第１の手段をとることで、ＣＭＯＳトランジスタの
ＰＭＯＳトランジスタを埋め込みチャネル型から表面チ
ャネル型にすることができる。ＰＭＯＳトランジスタを
表面チャネル型にすることで、電流のオフ特性（サブス
レッショルド特性）、短チャネル効果を改善し、しきい
値電圧が制御しやすくなる。
【００３３】さらに、上記ＣＭＯＳトランジスタを用い
てボルテージ・ディテクターおよび、ボルテージ・レギ
ュレーターを構成することで、ボルテージ・ディテクタ
ーおよび、ボルテージ・レギュレーターの動作電圧が
０．３５Ｖでも動作することが可能となり、低電圧化が
はかれる。かつ、温度特性においても、−４０〜８０℃
の温度範囲で、ボルテージ・ディテクターの場合は検出
電圧３００３のずれ量を０．２ｍＶ／℃以下に、ボルテ
ージ・レギュレーターの場合は出力電圧のぶれ量を１％
に抑えることが可能となる。
【００３４】従来の基準電圧回路では、出力される基準
電圧は回路内のエンハンスメントタイプのＭＯＳトラン
ジスタ４０２とディプレッションタイプのＭＯＳトラン
ジスタ４０１の和で決まっていたものが、第２の手段を
とることで、出力される基準電圧が回路内のエンハンス
メントタイプのＭＯＳトランジスタ４０２とディプレッ
ションタイプのＭＯＳトランジスタ４０１の和の半分と
なり、基準電圧の低電圧化が図られる。さらに、第１の
手段におけるＣＭＯＳトランジスタを基準電圧回路３０
１、３１１に用いることで、従来、基準電圧の出力電圧
の限界下点が０．７Ｖであったものが、０．３Ｖへと低
電圧化が図られる。
【００３５】第３の手段をとることで、ボロンのチャネ
ル領域への突き抜けを防ぐと共に、ＭＯＳトランジスタ
のソースおよびドレイン領域のアクセプター濃度および
ドナー濃度を限定することでソースおよびドレインのコ
ンタクト抵抗を抑え、ＭＯＳトランジスタの耐圧を向上
させる。
【００３６】シリコン窒化膜１７中でのボロンイオンの
飛程距離はシリコン酸化膜中の約０．８倍なので、第４
の手段をとることで同じゲート電極膜厚、同じ絶縁膜厚
でもボロンの突き抜けが防止できる。またボロンはシリ
コン窒化膜１７中へ、ほとんど拡散しないので熱拡散に
よるゲート電極中のボロンのチャネル領域へのしみ出し
を防止できる。さらにシリコン窒化膜の比誘電率は７．
５でありシリコン酸化膜の比誘電率３．９と比べると約
２倍大きいので、同じ絶縁膜厚でもシリコン窒化膜１７
を含んだ方が高いコンダクタンスが得られ、高出力のＣ
ＭＯＳトランジスタが得られる。
【００３７】第５の手段をとることで、層間絶縁膜ＰＳ
Ｇ２０のリン濃度を上げることによる層間絶縁膜ＰＳＧ
２０中のリンが高抵抗ポリシリコン８中に拡散し、高抵
抗ポリシリコン８の抵抗値を下げてしまうという課題を
解決し、熱処理による高抵抗ポリシリコン８の抵抗値の
ばらつきを抑えることができる。
【００３８】第６の手段をとることで、高抵抗ポリシリ
コン８とポリシリコンゲートＣＭＯＳトランジスタを構
成要素に持つ半導体装置の効率的な製造方法が得られ、
しかも低コストで製造することができる。第７、８の手
段をとることで、ゲート電極１１に注入されるボロンイ
オンは全てゲート電極内で停止するので、ボロンのチャ
ネル領域への突き抜けを防ぐことができる。
【００３９】第９の手段をとることで、ソースおよびド
レインへのイオン注入エネルギーを低く抑えることがで
きる。よって本発明のようにゲート電極１０、１１への
不純物導入とソースおよびドレインへの不純物導入を同
じイオン注入により行っている場合、ゲート酸化膜６厚
に関係なくイオン注入エネルギーを設定できるので、ボ
ロンの突き抜けが起こらないエネルギー範囲でイオン注
入が行える。
【００４０】第１０の手段をとることで、熱拡散による
ゲート電極１１中のボロンのゲート電極へのしみ出しを
抑えることができる。第１１の手段をとることで、熱拡
散によるゲート電極１１中のボロンのゲート電極へのし
み出しを抑えることができ、さらに、シリコン中の不純
物を活性化するため、ソースおよびドレイン領域やポリ
シリコンゲート電極１０、１１の抵抗値を下げることが
できる。
【００４１】
【実施例】
（実施例１）以下に半導体装置の本発明の第１実施例で
あるボルテージ・ディテクターを図３を参照しながら説
明する。
【００４２】本発明のボルテージ・ディテクターは、各
回路がＣＭＯＳトランジスタのＮＭＯＳトランジスタの
ゲート電極がＮ型ゲート電極で、かつ、ＰＭ０Ｓトラン
ジスタのゲート電極がＰ型ゲート電極から構成され、基
準電圧回路３０１ と電圧分割回路３０２と電圧比較回
路３０３と出力回路３０４からなる。
【００４３】基準電圧回路３０１ は、電源ライン２０
２から接地ライン２０１へ、接続点Ａ１１１を挟んで、
互いにソース−ドレイン間を直列接続したデプレッショ
ン・タイプＮＭＯＳトランジスタとエンハンスメント・
タイプＮＭＯＳトランジスタで構成され、定電圧を接続
点Ａ１１１に出力する機能を持つ。
【００４４】電圧分割回路３０２は、電源ライン２０２
と接地ライン２０１との間に接続された複数個の直列抵
抗で構成され、接続点Ｂ１１２を起点に電源電圧を分割
する機能を持つ。電圧比較回路３０３は、ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタで構成され、電源ライ
ン２０２と接地ライン２０１の間に接続され、前記基準
電圧回路３０１ と接続点Ａ１１１で接続され、前記電
圧分割回路３０２と接続点Ｂ１１２で接続され、接続点
Ａ１１１と接続点Ｂ１１２の電圧差を入力とし、接続点
Ｂ１１２の電圧が接続点Ａ１１１の電圧を下回った場
合、接続点Ｃ１１３に電源電圧を出力する機能を持つ。
【００４５】出力回路３０４は、ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタを組み合わせたインバーターで
構成され、ＰＭＯＳトランジスタのソースと電源ライン
２０２を接続し、ＰＭＯＳトランジスタのドレインとＮ
ＭＯＳトランジスタのドレインを接続し、ＮＭＯＳトラ
ンジスタのソースと接地ライン２０１を接続した構成と
なっている。
【００４６】前記電圧比較回路３０３と前記インバータ
ーのゲート電極が接続点Ｃ１１３で接続し、前記電圧比
較回路３０３の出力をＰＭＯＳトランジスタとＮＭＯＳ
トランジスタのゲート電極に受け、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタのドレイン接続点が出力端子
１０３に接続されている電源電圧を出力する機能を持
つ。
【００４７】ボルテージ・ディテクターの動作原理は、
電源端子１０２に印加された電圧が、あらかじめ設定さ
れた検出電圧より高い場合は、電源端子１０２に印加さ
れた電圧を出力し、検出電圧より電源端子１０２に印加
された電圧が低い場合は、接地端子１０１の電圧を出力
するものである。
【００４８】図４は電源端子１０２に印加された電源電
圧に対するボルテージ・ディテクターの出力電圧のグラ
フで、従来のボルテージ・ディテクターの出力電圧３０
０１と本発明によるボルテージ・ディテクターの出力電
圧３００２である。検出電圧は、電源分割回路内にある
ポリシリコン・ヒューズによって所望の検出電圧が得ら
れる工夫がなされている。また、ボルテージ・ディテク
ターの最低動作電圧は、設定された検出電圧よりも電源
端子１０２に印加された電圧が低いにもかかわらず、出
力電圧が電源端子１０２に印加された電圧を出力してし
まう電圧を最低動作電圧としている。
【００４９】これは、電源端子１０２に印加された電圧
が低くなると、基準電圧回路３０１や電圧比較回路３０
３や出力回路３０４が動作できなくなり、接地端子１０
１の電圧を出力することができなくなるためである。図
４に示すように、従来のボルテージ・ディテクターの最
低動作電圧３００４は、室温において０．４Ｖであるの
に対し、本発明によるボルテージ・ディテクターの最低
動作電圧３００５は、０．２５Ｖである。これは、各回
路がＣＭＯＳトランジスタのＮＭＯＳトランジスタのゲ
ート電極がＮ型ゲート電極で、かつ、ＰＭ０Ｓトランジ
スタのゲート電極がＰ型ゲート電極から構成されている
ため、電源端子１０２に印加された電圧が低電圧でも、
各回路が動作していることを示す。
【００５０】また、従来のボルテージ・ディテクターで
は、高温側でＰＭＯＳトランジスタのしきい値電圧が下
がり、オフリーク電流が増えるため、ボルテージ・ディ
テクターの動作が不定となっていた。しかし、本発明に
よるボルテージ・ディテクターは、−４０〜８０℃の温
度範囲においても動作は安定し、検出電圧の誤差は、
０．０５〜０．２ｍＶ／℃である。
【００５１】最低動作電圧についても、図５に示すよう
に−４０〜８０℃の温度範囲において０．１８〜０．３
２Ｖであることから、本発明によるボルテージ・ディテ
クターは、−４０〜８０℃の温度範囲で０．３５Ｖ以上
で動作する。さらに、ボルテージ・ディテクターでは、
電源端子１０２にかかる電圧は一定ではなく、０〜数Ｖ
まで印加する。そのため、ボルテージ・ディテクターの
耐圧として、数Ｖ以上が必要である。そこで、本発明に
よるＮＭＯＳトランジスタやＰＭＯＳトランジスタの−
４０〜８０℃の温度範囲における耐圧は、１１〜１３Ｖ
であることから、本発明によるボルテージ・ディテクタ
ーは、ＩＣの−４０〜８０℃の温度範囲での動作保証を
考慮して、０．３５Ｖ以上１０Ｖ以下の電圧で動作す
る。
【００５２】また、他の実施例として、ボルテージ・レ
ギュレーターを各回路がＣＭＯＳトランジスタのＮＭＯ
Ｓトランジスタのゲート電極がＮ型ゲート電極で、か
つ、ＰＭ０Ｓトランジスタのゲート電極がＰ型ゲート電
極から構成することも可能である。図６にボルテージ・
レギュレーターの構成図を示す。ボルテージ・レギュレ
ーターは基準電圧回路３１１と電圧分割回路３１２と電
圧比較回路３１３と出力回路３１４からなる。
【００５３】基準電圧回路３１１は、電源ライン２１２
から接地ライン２１１へ、接続点Ａ１２１を挟んで、互
いにソース−ドレイン間を直列接続したデプレッション
・タイプＮＭＯＳトランジスタとエンハンスメント・タ
イプＮＭＯＳトランジスタで構成され、定電圧を接続点
Ａ１２１に出力する機能を持つ。電圧分割回路３１２
は、電源ライン２１２と接地ライン２１１との間に接続
された複数個の直列抵抗で構成され、接続点Ｂ１２２を
起点に電源電圧を分割する機能を持つ。
【００５４】電圧比較回路３１３は、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタで構成され、電源ライン２
１２と接地ライン２１１の間に接続され、前記基準電圧
回路３１１と接続点Ａ１２１で接続され、前記電圧分割
回路３１２と接続点Ｂ１２２で接続され、接続点Ａ１２
１と接続点Ｂ１２２の電圧差を入力とし、接続点Ｂ１２
２の電圧が接続点Ａ１２１の電圧を下回った場合、接続
点Ｃ１２３に電源電圧を出力する機能を持つ。
【００５５】出力回路３１４は、ＰＭＯＳトランジス
タ、またはＮＭＯＳトランジスタで構成され、ＰＭＯＳ
トランジスタの場合は、ソースと電源ライン２１２を接
続し、ＰＭＯＳトランジスタのドレインと電圧分割回路
を接続した構成となっている。ＮＭＯＳトランジスタの
場合は、ドレインと電源ライン２１２を接続し、ＮＭＯ
Ｓトランジスタのソースと電圧分割回路を接続した構成
となっている。
【００５６】電圧比較回路３１３とＰＭＯＳトランジス
タ、またはＮＭＯＳトランジスタのゲート電極が接続点
Ｃ１２３で接続し、電圧比較回路３１３の出力をＰＭＯ
Ｓトランジスタ、またはＮＭＯＳトランジスタのゲート
電極に受け、ＰＭＯＳトランジスタのドレイン、または
ＮＭＯＳトランジスタのソースに接続された出力端子１
１３に電圧を出力する機能を持つ。
【００５７】ボルテージ・レギュレーターの動作原理
は、電源端子１１２の電圧が変動したり、出力端子１１
３に接続された負荷が変動しても、常に定電圧を出力す
る機能を持つ。出力端子１１３にかかる電圧を電圧分割
回路で分割し、その電圧を、基準電圧回路３１１から出
力された基準電圧と電圧比較回路３１３で比較する。電
圧比較回路３１３から出力された電圧で出力回路３１４
内のＭＯＳトランジスタのゲート電圧を制御することで
出力端子１１３の電圧を一定に保持するものである。本
発明によるボルテージ・レギュレーターでは、各回路内
のＭＯＳトランジスタのしきい値電圧を低くすることが
できるため、低電圧動作が可能となり、ボルテージ・デ
ィテクター同様、−４０〜８０℃の温度範囲での動作電
圧範囲は、０．３５〜１０Ｖとなる。
【００５８】（実施例２）以下、半導体装置の第２実施
例について説明する。半導体装置を低電圧で動作させる
には、基準電圧回路で出力される基準電圧も低電圧出力
とする必要がある。従来の基準電圧回路では、出力され
る基準電圧は、回路のエンハンスメントタイプのＭＯＳ
トランジスタとディプレッションタイプのＭＯＳトラン
ジスタのしきい値電圧の和で決まってしまう。そのた
め、低電圧の基準電圧とするにはしきい値電圧を下げる
ことになるが、しきい値電圧を下げるとオフリーク電流
が増え、他の回路が動作しなくなり、基準電圧の低電圧
化には、限界があった。
【００５９】そこで、本発明では、基準電圧回路を図７
に示すようにした。ディプレッションタイプのＮＭＯＳ
トランジスタ４０１は、ゲートと接地ライン２２１を接
続してＰ基板とソースを同電位にし、ソースをエンハン
スメントタイプのＮＭＯＳトランジスタ４０２のドレイ
ンと接続する。エンハンスメントタイプのＮＭＯＳトラ
ンジスタ４０２は、ゲートとドレインを接続してＰ基板
とソースを同電位にする。ディプレッションタイプのＮ
ＭＯＳトランジスタ４０１のドレインを電源ライン２２
２と接続し、エンハンスメントタイプのＮＭＯＳトラン
ジスタ４０２のソースを接地ライン２２１と接続し、デ
ィプレッションタイプのＮＭＯＳトランジスタ４０１と
エンハンスメントタイプのＮＭＯＳトランジスタ４０２
の接続点Ａ１５１を基準電圧の出力端子とする。他の実
施例として、ディプレッションタイプのＮＭＯＳトラン
ジスタ４０１のゲートと接地ライン２２１の間に抵抗を
接続することや、ディプレッションタイプのＮＭＯＳト
ランジスタ４０１のドレインと電源ライン２２２の間に
抵抗を接続することも可能である。
【００６０】本発明で用いられる基準電圧回路はＣＭＯ
ＳトランジスタのＮＭＯＳトランジスタのゲート電極が
Ｎ型ゲート電極で、かつ、ＰＭ０Ｓトランジスタのゲー
ト電極がＰ型ゲート電極から構成することが望ましい
が、ＣＭＯＳトランジスタのＮＭＯＳトランジスタのゲ
ート電極がＮ型ゲート電極で、かつ、ＰＭＯＳトランジ
スタのゲート電極がＮ型ゲート電極から構成される場合
もある。
【００６１】また、本発明で用いられる基準電圧回路の
ディプレッションタイプのＮＭＯＳトランジスタ４０１
のしきい値電圧は、ＶTND ＝−０．２〜−０．４Ｖが望
ましく、エンハンスメントタイプのＮＭＯＳトランジス
タ４０２のしきい値電圧は、ＶTN＝０．２〜０．３Ｖが
望ましい。さらに、最適値はＶTND ＝−０．３Ｖ、Ｖ TN
＝０．２Ｖである。上記のように構成することで、図２
３に示す従来の基準電圧回路と同じサイズのＭＯＳトラ
ンジスタを用いても、基準電圧は従来の基準電圧の半分
の電圧となり、ボルテージ・ディテクターおよび、ボル
テージ・レギュレーターの低電圧動作を可能とする。
【００６２】（実施例３）以下に半導体装置の第３実施
例について説明する。本発明における半導体装置では、
ＣＭＯＳトランジスタのＮＭＯＳトランジスタのゲート
電極がＮ型ゲート電極で、かつ、ＰＭ０Ｓトランジスタ
のゲート電極がＰ型ゲート電極から構成されている。し
かし、ゲート酸化膜やポリシリコンゲート電極が薄い場
合、イオン注入によりイオンが突き抜け、チャネル領域
に達することがある。また、酸化膜の絶縁耐圧を１０年
間保証するには、酸化膜にかかる電界を３ＭＶ／ｃｍ以
下にしなければならない。そこで、低電圧から電源電圧
（例えば、０．３〜６Ｖ）まで、動作させなければなら
ないボルテージ・ディテクターやボルテージ・レギュレ
ーターなどの半導体装置を構成するＭＯＳトランジスタ
のゲート酸化膜厚は厚く、例えば、２０ｎｍ以上にしな
ければならない。
【００６３】そこで本発明では、ゲート酸化膜厚を２０
ｎｍ以上とする。また、ゲート酸化膜厚を厚くしていっ
た場合、イオン注入によるイオンの突き抜けは抑えられ
るが、ＭＯＳトランジスタのしきい値電圧を１．０Ｖ以
下に下げることができなくなる。また、そこで、本発明
による半導体装置のゲート酸化膜厚は、２０〜１００ｎ
ｍとする。
【００６４】また、ＭＯＳトランジスタのソースおよび
ドレイン領域やポリシリコンゲート電極にイオン注入す
る場合、イオン注入量が多いとイオンが突き抜け、チャ
ネル領域に達することがある。そこで本発明では、イオ
ンの注入量をＰＭＯＳトランジスタのソースおよびドレ
イン領域のアクセプター濃度は１．５×１０26／ｍ3以
下とする。また、ＮＭＯＳトランジスタでは、イオン注
入量が少ない場合、熱処理による不純物活性化の時に起
こる欠陥により、耐圧が低くなることがある。
【００６５】図２４にソースおよびドレイン領域のドナ
ー濃度を１．５×１０26／ｍ3 ４００１と２．１×１０
26／ｍ3 ４００２とした時のリフロー温度に対するＮＭ
ＯＳトランジスタの耐圧歩留まりのグラフを示す。この
グラフより、ＮＭＯＳトランジスタの耐圧を上げるため
に、ＮＭＯＳトランジスタのソースおよびドレイン領域
のドナー濃度は２．１×１０26／ｍ3 以下とする。逆に
ＭＯＳトランジスタのソースおよびドレイン領域のイオ
ン注入濃度を低くした場合、ソースおよびドレイン領域
の抵抗値が上がってしまう。そこで、本発明による半導
体装置では、ＰＭＯＳトランジスタのソースおよびドレ
イン領域のアクセプター濃度は、０．５〜１．５×１０
26／ｍ3 、ＮＭＯＳトランジスタのソースおよびドレイ
ン領域のドナー濃度は、０．７〜２．１×１０26／ｍ3
である。
【００６６】（実施例４）以下に半導体装置の第４実施
例について説明する。ＰＭＯＳトランジスタとＮＭＯＳ
トランジスタを構成要素に持ち、ＰＭＯＳトランジスタ
のゲート電極がボロンを含むＰ型ポリシリコンであり、
ＮＭＯＳトランジスタのゲート電極がリンもしくは砒素
を含むＮ型ポリシリコンである半導体装置では、ＰＭＯ
Ｓトランジスタのポリシリコンゲート電極にイオン注入
されたボロンが後工程の熱処理でチャネル領域にしみ出
し、ＰＭＯＳトランジスタのしきい値電圧を変化させて
しまうという課題があった。
【００６７】そこで、本発明では、図８に示すように、
ＰＭＯＳトランジスタの絶縁膜は基板表面からＰチャネ
ルポリシリコンゲート電極１１に向かって、ゲート酸化
膜６−シリコン窒化膜１７−トップ酸化膜１８の順で並
んだ３層膜の構造とすることで、シリコン窒化膜１７で
ボロンがチャネル領域にしみ出すことを防ぎ、ＰＭＯＳ
トランジスタのしきい値電圧変化を防ぐものである。ま
た、ＮＭＯＳトランジスタでは、絶縁膜を基板表面から
Ｎチャネルポリシリコンゲート電極１０に向かって、ゲ
ート酸化膜６−シリコン窒化膜１７−トップ酸化膜１８
の順で並んだ３層膜の構造とした場合、ホットキャリア
がシリコン窒化膜１７とゲート酸化膜６の界面にトラッ
プされ、ＮＭＯＳトランジスタのしきい値電圧を変化さ
せるという問題がある。そこで、本発明における半導体
装置では、ＰＭＯＳトランジスタの絶縁膜は基板表面か
らＰチャネルポリシリコンゲート電極１１に向かって、
ゲート酸化膜６−シリコン窒化膜１７−トップ酸化膜１
８の順で並んだ３層構造の膜とし、ＮＭＯＳトランジス
タの絶縁膜はゲート酸化膜６とする。
【００６８】（実施例５）以下に半導体装置の第５実施
例について図９を参照しながら説明する。実施例５で説
明した、ＰＭＯＳトランジスタのポリシリコンゲート電
極からチャネル領域へのボロンのしみ出しを防ぐ方法と
して、熱処理温度を低く抑える方法がある。この場合、
層間絶縁膜ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）２０のリン濃度を上げ、カバレッジを確保
しなければならない。しかし、リン濃度を上げると層間
絶縁膜ＰＳＧ２０中のリンが高抵抗ポリシリコン８中に
拡散し、高抵抗ポリシリコン８の抵抗値を下げてしまう
という課題があった。そこで、本発明における半導体装
置では、高抵抗ポリシリコンに接し、シリコン基板１と
反対側に平面的に堆積されたＮＳＧ（Ｎｏｎｄｏｐｅｄ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）１９と、ＮＳＧ１９
に接し、高抵抗ポリシリコン８と反対側に平面的に堆積
されたＰＳＧ２０を構成することによって、ＰＳＧ２０
からリンが高抵抗ポリシリコン８に拡散するのをＮＳＧ
２０で防ぐことができる。
【００６９】（実施例６） [ゲート酸化膜２００Ａ］以下、本発明の実施例を図面
に本図いて説明する。図１は、本発明の半導体装置の第
１実施例の工程ブロック図である。図２は、本発明の半
導体装置の第１実施例の工程断面図である。
【００７０】最初に、Ｐ型（２０〜３０Ωｃｍ）シリコ
ン基板１にＮウェル２をイオン注入（リン １００〜１
５０ｋｅＶ ３〜４Ｅ１２／ｃｍ2 ）と熱拡散（１１７
５℃酸化雰囲気 １９時間）により形成し、そのあと素
子分離のためのＰ型領域３とＮ型領域４をイオン注入
（Ｐ型領域：イオン注入条件 ボロン ２５〜３５ｋｅ
Ｖ ５．０〜８．０Ｅ１３／ｃｍ2 、Ｎ型領域：イオン
注入条件 リン ６０〜１２０ｋｅＶ １．０〜２．０
Ｅ１２／ｃｍ2 ）により形成した。そしてフィールド酸
化膜５（約１μｍ）とゲート酸化膜６（約２０ｎｍ）を
熱酸化により成長させ（図２（Ａ））、トランジスタの
しきい値電圧制御のためのチャネル領域へのイオン注入
（Ｎチャネルエンハンスメント型 ボロン ２５〜４０
ｋｅＶ１〜４Ｅ１１／ｃｍ2 、 Ｎチャネルディプレッ
ション型 リン ４０〜１００ｋｅＶ ２〜６Ｅ１１／
ｃｍ2 、 Ｐチャネルエンハンスメント型 リン ４０
〜１００ｋｅＶ １〜４Ｅ１１／ｃｍ2 ）を行い（図２
（Ｂ））、ポリシリコン膜７（３００〜４００ｎｍ）の
堆積を行った（図２（Ｃ））。
【００７１】次に、高抵抗ポリシリコン８とポリシリコ
ンゲート電極１０，１１を同時にエッチングにより成形
し（図２（Ｄ））。次に、高抵抗ポリシリコンの抵抗値
制御のためのイオン注入（リン ４０〜６０ｋｅＶ ２
〜８Ｅ１４／ｃｍ2 ）と、Ｎチャネル側（ポリシリコン
ゲート電極１０およびソース・ドレイン領域１２）とＰ
チャネル側（ポリシリコンゲート電極１１およびソース
・ドレイン領域１３）に、ゲート電極への不純物の導入
およびソースおよびドレイン領域の形成を目的としたイ
オン注入（Ｎチャネル側 リン ４０〜８０ｋｅＶ
５．０〜７．０Ｅ１５／ｃｍ2 、Ｐチャネル側 ボロン
２０〜３５ｋｅＶ ２．０〜５．０Ｅ１５／ｃｍ2 ）を
行った（図２（Ｅ））。このとき配線ポリシリコンにも
同時にイオン注入を行った。
【００７２】次に、ＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）を２００〜３００ｎｍ堆積
し、さらに８〜１２ｗｔ％のリンを含むＰＳＧ（Ｐｈｏ
ｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を４００〜
６００ｎｍ堆積し、層間絶縁膜のリフローを８００〜９
００℃の温度で約３０分行った。
【００７３】最後にコンタクトホールを形成し、金属電
極を形成して高抵抗ポリシリコンと表面チャネル型ポリ
シリコンゲートＣＭＯＳトランジスタが出来た（図２
（Ｆ））。本実施例の大きな特徴は、高抵抗ポリシリコ
ンとポリシリコン・ゲートＣＭＯＳトランジスタの両方
を構成要素に持つ半導体装置の製造方法において、ソー
スおよびドレインへのイオン注入によってポリシリコン
ゲート電極にも不純物を導入しようという点にある。
【００７４】従来の様に、ポリシリコンゲート電極への
不純物導入にリンのプリデポジションを用いた場合、マ
スク・オキサイドの形成とその除去、そしてリン濃度の
異なるポリシリコンのエッチングを別々に行う必要があ
った。しかし本発明の場合、ノンドープの状態でポリシ
リコンをエッチングにより成形しているのでエッチング
回数は１回で済み、さらにポリシリコンゲート電極への
不純物導入はソースおよびドレインへのイオン注入で行
うため、リンのプリデポジッションが不要となった。
【００７５】さらに従来技術ではＰＭＯＳが埋め込みチ
ャネルとなるため、オフ特性が悪く（オフ時のリーク電
流が大きいので）ＰＭＯＳのしきい値電圧を下げること
が出来なっかたが、本発明ではＰＭＯＳもＮＭＯＳと同
様に表面チャネル型となるために、オフ特性が良くな
り、しきい値電圧を下げることが出来た。
【００７６】図１０は、本発明の実施例による半導体装
置の特性を示す図であり、しきい値電圧とＰＭＯＳチャ
ネルリーク電流の関係を示した図である。表面チャネル
型の方がリーク電流が小さく、オフ特性が格段に良くな
っていることが分かる。従来ＰＭＯＳが埋め込みチャネ
ルであったのに対し、本発明ではＰＭＯＳもＮＭＯＳ同
様に表面チャネル型となり、しきい値電圧を低くしても
リーク電流の小さいＰＭＯＳトランジスタが得られ動作
電圧の低電圧化が達成された。
【００７７】具体例を挙げると、半導体装置の１つであ
るボルテージ・ディテクターを作成した場合、従来の製
造方法で作成した場合、約マスク枚数で２０枚、工程数
で３００工程であったのが、本発明の製造方法で作成す
るとマスク枚数で２枚、工程数で３０工程削減された。
【００７８】図４は本発明の半導体装置（ボルテージ・
ディテクター）の特性を従来の半導体装置（ボルテージ
・ディテクター）の特性と比較した図である。図４は横
軸に電源電圧をとり縦軸に出力電圧をとっている。ボル
テージ・ディテクターは電源電圧が検出電圧（３００
３）（図４では０．８Ｖ）以上になると、出力端子に電
源電圧と同等の電圧を出力する機能を持つ。図４に従来
の製造方法で作製したボルテージ・ディテクターの出力
電圧の曲線（３００１）と本発明の製造方法で作製した
ボルテージ・ディテクターの出力電圧の曲線（３００
２）の２本を同じグラフに載せ、両者を比較した結果を
示す。
【００７９】電源電圧が低い時は、従来技術、本発明と
もに内部回路が動作できないため電源電圧と同じ電圧を
出力端子に与えている。しかし、本発明の製造方法で作
製したボルテージ・ディテクターは低い電圧で動作を開
始し、最低動作電圧は約０．２５Ｖ（３００５）であっ
た。これに対し従来の製造方法で作製したボルテージ・
ディテクターの最低動作電圧は約０．４Ｖ（３００４）
であった。
【００８０】図１１〜図１４は本発明の半導体装置の特
性を示す図である。図１１および１２は横軸にポリシリ
コン膜厚をとり縦軸にそれぞれＢ+ とＢＦ2 +のイオン注
入直後のチャネル表面ボロン濃度をとったグラフであ
る。図１３と図１４はそれぞれ横軸にＢ+ 、ＢＦ2 +イオ
ン注入エネルギーをとり縦軸にイオン注入直後のチャネ
ル表面ボロン濃度をとったグラフである。
【００８１】ボロンは原子量が小さいので容易に深くま
でイオン注入され易く、図１１〜図１４から分かるよう
にポリシリコンの上からイオン注入してもポリシリコン
膜厚が薄い場合やイオン注入エネルギーが高い場合ボロ
ンがチャネル領域まで達することがある（ボロンのチャ
ネル領域への突き抜け）。本発明ではポリシリコンゲー
ト膜厚を３００ｎｍ以上、ボロンおよびＢＦ2 のイオン
注入エネルギーをそれぞれ３５ｋｅＶ以下、１００ｋｅ
Ｖ以下に制限することによってボロンのチャネル領域へ
の突き抜けを防いでいる。
【００８２】ポリシリコンの膜厚の下限は以上で説明し
たようにボロンのチャネル領域への突き抜けで決めた。
これに対しポリシリコンの膜厚の上限は、ポリシリコン
膜はＭＯＳトランジスタのゲート電極と同時に、高抵抗
として用いているため。ゲート電極の空乏化と、高抵抗
ポリシリコンのシート抵抗を高くする目的により４００
ｎｍとした。もちろん４００ｎｍ以上の膜厚のポリシリ
コンを使用しても良いが、実用レベルとしては、ポリシ
リコンの膜厚は３００〜４００ｎｍが妥当である。
【００８３】また同様にＢ+ 、ＢＦ2 +イオン注入エネル
ギーの上限は以上で説明したようにボロンのチャネル領
域への突き抜けで決めた。しかし注入エネルギーが低け
れば低いほど良いと言うのではなく、ソースおよびドレ
インやゲート電極に十分に不純物が入ってくれなけれ
ば、寄生抵抗げ高くなったり、あるいはひどい時には全
く動作しないと言うことがありえるので、ソースとよび
ドレイン表面に約２０ｎｍの酸化膜が存在した場合で
も、注入量の約６０〜８０％が導入される条件を選んで
Ｂ+、ＢＦ2 +イオン注入エネルギーの下限をそれぞれ２
０ｋｅＶ、５０ｋｅＶとした。
【００８４】図１５は横軸にゲート酸化膜厚をとり縦軸
に熱処理後のチャネル表面ボロン濃度をとったグラフで
ある。また図１６は横軸に層間絶縁膜のリフロー温度を
とり、縦軸に熱処理後のチャネル表面ボロン濃度をとっ
たグラフである。図１５及び図１６から分かるようにゲ
ート酸化膜が薄かったり熱処理温度が高かったりすると
ゲート電極中の高濃度のボロンが酸化膜を通り抜けてチ
ャネル領域へ拡散してしまうことがある（ボロンのチャ
ネル領域へのしみ出し）。そこで本発明ではゲート酸化
膜厚を２０ｎｍ以上、ソースおよびドレイン形成後の熱
処理温度を９００℃以下に制限することによって熱拡散
によるボロンのチャネル領域へのしみ出しを抑えてい
る。
【００８５】リフロー温度の上限は以上で説明したよう
にボロンのチャネル領域へのしみ出しが起こらない温度
に設定した。これに対しリフロー温度の下限はゲート電
極の空乏化が起こらない温度に設定した、ゲート電極の
空乏化とはゲート電極内部の不純物濃度が低い時、ゲー
ト電極内部に空乏層が出来る現象であり、ゲート電極が
空乏化することによってＭＯＳトランジスタのオン特性
（少ないゲート電圧の変化で多くのドレイン電流を変化
させること）が悪くなり半導体半導体装置の動作に悪影
響を与える。
【００８６】通常、イオン注入でポリシリコンに導入さ
れた不純物は導入後の熱処理によって拡散してゲート電
極内に均一に分散するが、リフロー温度が低い場合拡散
が十分に行われなくなるので、ゲート電極中の不純物濃
度は均一ではなく、チャネル近傍の不純物濃度が低いま
まであるので、ゲート電極が空乏化する。ここで、ゲー
ト電極の空乏化を測定する方法として、ゲート容量−電
圧特性を測定する方法がある。
【００８７】図２５にゲート容量−電圧特性を示す。こ
のグラフで、容量の最大値Ｃmax ５００１と半導体装置
の電源電圧Ｖｄｄ５００３におけるゲート容量Ｃvdd ５
００２の比を比較して、比が１に近い程、空乏化が少な
い。図２６にリフロー温度に対するＣmax ／Ｃvdd のグ
ラフを示す。このグラフより、ゲート電極が空乏化しな
いようなリフロー温度として８００℃を下限とした。
本発明の製造方法では、ボロンのチャネル領域へのしみ
出しを抑えるために、リフロー温度を９００℃以下に限
定している。この場合、ポリシリコンと金属電極の間に
設けた層間絶縁膜のカバレッジが悪くなり、金属配線の
エレクトロ・マイグレーションといった配線関係の信頼
性劣化の問題が新たに生ずる可能性があった。
【００８８】そこで本発明では８００〜９００℃の低い
温度でも十分軟化する高濃度（８〜１２ｗｔ％）のリン
を含んだＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）膜を層間絶縁膜に選んだ。さらに高抵抗ポリ
シリコンと高濃度ＰＳＧ膜が直接接しているとＰＳＧ膜
中のリンが高抵抗ポリシリコンに拡散して高抵抗ポリシ
リコンの抵抗値を変化させ、抵抗値のバラツキを大きく
するので、高抵抗ポリシリコンと高濃度ＰＳＧ膜の間に
ＮＳＧ（Ｎｏｎｄｏｐｅｄ ＳｉｌｉｃａｔｅＧｌａｓ
ｓ）を堆積した。
【００８９】図１７は横軸にリフロー温度をとり縦軸に
熱処理後のチャネル表面ボロン濃度をとったグラフであ
る。図１７から分かるようにゲート絶縁膜にシリコン窒
化膜が含まれる場合（例えばＯＮＯ構造）、ボロンは窒
化膜中をほとんど拡散しないのでリフロー温度を高くし
てもボロンのしみ出しは起こらないので、９００℃以上
のリフローも可能である。
【００９０】また短時間の熱処理（ＲＴＡ：Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）ならボロンのしみ出
しはほとんど起こらないので、ソース・ドレイン形成後
に短時間（総熱処理時間で約１０分程度）の９００℃以
上の熱処理を加えた製造方法が考えられる。ＲＴＡアニ
ールの良い点はゲート電極に含まれる未活性の不純物を
活性化しゲート抵抗を低減出来ることであり、ゲート抵
抗を低減することが出来れば、半導体装置の高速化が計
られる。またゲート抵抗を低抵抗化する目的で一定間隔
（例えば５０μｍ）おきに金属配線と結線する（ゲート
電極の裏打ち）、ゲート電極をポリシリコンと高融点金
属の２層構造にする、などの工夫も考えられる。
【００９１】（実施例７） ［ゲート酸化膜１０００Ａ］以下、本発明の実施例を図
面に本図いて説明する。図１８と図１９は、本発明の半
導体装置の第１実施例の工程断面である。
【００９２】最初に、Ｐ型（２０〜３０Ωｃｍ）シリコ
ン基板１にＮウェル２をイオン注入（リン １００〜１
５０ｋｅＶ ３〜４Ｅ１２／ｃｍ2 ）と熱拡散（１１７
５℃酸化雰囲気 １９時間）により形成し、そのあと素
子分離のためのＰ型領域３とＮ型領域４をイオン注入
（Ｐ型領域：ボロン ２５〜３５ｋｅＶ ５．０〜８．
０Ｅ１３／ｃｍ2 、Ｎ型領域：リン ６０〜１２０ｋｅ
Ｖ １．０〜２．０Ｅ１２／ｃｍ2 ）により形成した。
そしてフィールド酸化膜５（約１μｍ）とゲート酸化膜
６（約１００ｎｍ）を熱酸化により成長させ（図１８
（Ａ））、トランジスタのしきい値電圧制御のためのチ
ャネル領域へのイオン注入（Ｎチャネルエンハンスメン
ト型 ボロン ４０〜４５ｋｅＶ １〜４Ｅ１１／ｃｍ
2 、 Ｎチャネルディプレッション型 リン １２０〜
１４０ｋｅＶ ２〜６Ｅ１１／ｃｍ 2 、 Ｐチャネルエ
ンハンスメント型 リン １２０〜１４０ｋｅＶ １〜
４Ｅ１１／ｃｍ2 ）を行い（図１８（Ｂ））、ポリシリ
コン膜７（３００〜４００ｎｍ）の堆積を行った（図１
８（Ｃ））。
【００９３】次に、高抵抗ポリシリコン８とポリシリコ
ンゲート電極１０，１１を同時にエッチングにより成形
し（図１８（Ｄ））。そしてソースおよびドレイン部の
酸化膜をエッチングにより完全に除去し（図１８
（Ｅ））、再び熱酸化により酸化膜をソースおよびドレ
イン上に１０〜２０ｎｍ成長させた（図１８（Ｆ））。
【００９４】次に、高抵抗ポリシリコンの抵抗値制御の
ためのイオン注入（リン ４０〜６０ｋｅＶ １〜６Ｅ
１４／ｃｍ2 ）と、Ｎチャネル側（ポリシリコンゲート
電極１０およびソース及びドレイン領域１２）とＰチャ
ネル側（ポリシリコンゲート電極１１およびソースおよ
びドレイン領域１３）に、ゲート電極への不純物の導入
およびソースおよびドレイン領域の形成を目的としたイ
オン注入（Ｎチャネル側 リン ４０〜８０ｋｅＶ
５．０〜７．０Ｅ１５／ｃｍ2 、Ｐチャネル側ボロン
２０〜３５ｋｅＶ ２．０〜５．０Ｅ１５／ｃｍ2 ）を
行た（図１９（Ｇ））。このとき配線ポリシリコンにも
同時にイオン注入を行った。
【００９５】次に、ＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）を２００〜３００ｎｍ堆積
し、さらに８〜１２ｗｔ％のリンを含むＰＳＧ（Ｐｈｏ
ｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を４００〜
６００ｎｍ堆積し、層間絶縁膜のリフローを８００〜９
００℃の温度で約３０分行った。
【００９６】最後にコンタクトホールを形成し、金属電
極を形成して高抵抗ポリシリコンと表面チャネル型ポリ
シリコンゲートＣＭＯＳトランジスタが出来た（図１９
（Ｈ））。本実施例の大きな特徴は、ゲート酸化膜の厚
いＭＯＳトランジスタを構成要素に持つ半導体装置の製
造方法において、ソースおよびドレインの表面に付いて
いる厚いゲート酸化膜をポリシリコンおよびゲート電極
形成後、一度完全に除去し、再度熱酸化により酸化膜を
１０〜２０ｎｍ形成するという点にある。
【００９７】通常ＭＯＳトランジスタのソースおよびド
レインには、寄生抵抗を極力減らす目的で、かなり高濃
度の不純物を導入している。ゲート酸化膜が厚くなる
と、ソースおよびドレインに高濃度の不純物を導入する
にイオン注入エネルギーを高くしなければならないが、
注入エネルギーを高くするにはマシンの性能による限界
やチャージアップやボロンのチャネル領域への突き抜け
といった問題がある。
【００９８】そのため、ポリシリコン・ゲート電極をマ
スクとして、ゲート電極直下のゲート酸化膜の膜厚を変
えずに、ソースおよびドレインの表面のみ酸化膜厚を１
０〜２０ｎｍとすることによって低エネルギーでも高濃
度の不純物をソースおよびドレインに導入出来るように
した。
【００９９】再酸化で熱酸化としたのは緻密性の良い膜
で覆うことによって基板外部からの汚染を防ぐ目的と、
ゲート・ポリシリコンのエッジを熱酸化によって丸く
し、ドレイン耐圧を多少（約２Ｖ程度）高くする目的の
ためである。再酸化で酸化膜厚を１０〜２０ｎｍとした
のは、基板外部からの汚染原子の進入を防ぎ、さらにボ
ロンのチャネル領域への突き抜けを防ぐ目的で、ボロン
およびＢＦ2 のイオン注入エネルギーをそれぞれ３５ｋ
ｅＶ以下、１００ｋｅＶ以下に抑えるためである。
【０１００】
【発明の効果】本発明により以下の効果が得られた。第
１の効果として、表面チャネル型とすることによってリ
ーク電流の小さなＭＯＳトランジスタが得られ、動作電
圧の低電圧化（たとえばＣＭＯＳ回路で０．３５Ｖ動
作）が図られるようになった。
【０１０１】第２の効果として、低電圧の基準電圧を出
力する基準電圧回路を用いることにより、ボルテージ・
ディテクターおよびボルテージ・レギュレーターの低電
圧動作が可能となった。第３の効果として、ゲート酸化
膜厚は、２０〜１００ｎｍとし、ＰＭＯＳトランジスタ
のソースおよびドレイン領域のアクセプター濃度は、
０．５〜１．５×１０26／ｍ3 、ＮＭＯＳトランジスタ
のソースおよびドレイン領域のドナー濃度は、０．７〜
２．１×１０26／ｍ3 とすることで、イオン注入時のイ
オンのチャネル領域への突き抜けを抑え、さらにＭＯＳ
トランジスタのソースおよびドレイン領域の抵抗値を上
げないようにした。
【０１０２】第４の効果として、シリコン窒化膜を絶縁
膜に使うことによって、絶縁膜の容量が大きくなり高い
コンダクタンスが得られ高出力のＣＭＯＳトランジスタ
が得られた。また熱拡散によるゲート電極中のボロンの
チャネル領域へのしみ出しも抑えられた。
【０１０３】第５の効果として、高抵抗ポリシリコンに
接し、シリコン基板１と反対側に平面的に堆積されたＮ
ＳＧと、ＮＳＧに接し、高抵抗ポリシリコンと反対側に
平面的に堆積されたＰＳＧを構成することによって、熱
処理による高抵抗ポリシリコンの抵抗値変化を抑えるこ
とができる。
【０１０４】第６の効果として、マスク枚数で２枚、工
程数で３０工程の削減ができた。これは、ボルテージ・
ディテクターおよびボルテージ・レギュレーターを製作
する場合、全工程の約１割に相当するものである。第７
の効果として、ポリシリコンゲート膜厚を３００〜４０
０ｎｍとし、ボロンのイオン注入エネルギーを２０〜３
５ｋｅＶとすることによって、ボロンのチャネル領域へ
の突き抜けを抑えることができた。
【０１０５】第８の効果として、ポリシリコンゲート膜
厚を３００〜４００ｎｍ以上とし、ＢＦ2 のイオン注入
エネルギーを５０〜１００ｋｅＶとすることによって、
ボロンのチャネル領域への突き抜けを抑えることができ
た。第９の効果として、ゲート酸化膜厚が４０ｎｍ以上
の時、エッチングによるゲート電極成形後、ソースおよ
びドレイン領域の酸化膜をエッチングにより完全に除去
した後に熱酸化で酸化膜を２０ｎｍ成長させ、ゲート電
極へのボロンおよびＢＦ2 のイオン注入エネルギーをそ
れぞれ２０〜３５ｋｅ、５０〜１００ｋｅＶとすること
によって、ゲート酸化膜が厚い場合でもイオン注入エネ
ルギーを抑えてソースおよびドレイン領域へのイオン注
入が可能となり、ボロンのチャネル領域への突き抜けを
抑えることができる。
【０１０６】第１０の効果として、ゲート酸化膜厚を２
０〜１００ｎｍとし、ソースおよびドレイン形成後の全
ての熱処理温度を８００〜９００℃とすることによっ
て、熱拡散によるボロンのチャネル領域へのしみ出しが
抑えられた。第１１の効果として、ポリシリコン・ゲー
ト電極に不純物を導入した後、Ｒａｐｉｄ Ｔｈｅｒｍ
ａｌ Ａｎｎｅａｌでシリコン中の不純物を活性化する
ことにより、熱拡散によるゲート電極中のボロンのゲー
ト電極へのしみ出しを抑えることができ、さらに、シリ
コン中の不純物を活性化するため、ソースおよびドレイ
ン領域やポリシリコンゲート電極の抵抗値を下げること
ができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第６実施例の製造方法の
工程ブロック図である。
【図２】本発明の半導体装置の第６実施例の製造方法の
工程断面図である。
【図３】本発明の半導体装置の第１実施例のボルテージ
・ディテクターの回路ブロック図である。
【図４】本発明の半導体装置の第１実施例のボルテージ
・ディテクターと従来のボルテジ・ディテクタの出力電
圧の比較を示す図である。
【図５】本発明の半導体装置の第１実施例のボルテージ
・ディテクターの最低動作電圧と温度の関係を示す図で
ある。
【図６】本発明の半導体装置の第２実施例のボルテージ
・レギュレーターの回路ブロック図である。
【図７】本発明の半導体装置の第３実施例の基準電圧回
路図である。
【図８】本発明の半導体装置の第４実施例の構造断面図
である。
【図９】本発明の半導体装置の第５実施例の構造断面図
である。
【図１０】本発明の半導体装置の第６実施例の製造方法
で作製したＰＭＯＳトランジスタのリーク電流としきい
値電圧の関係における、埋め込みチャネル型と表面チャ
ネル型の比較を示す図である。
【図１１】本発明の半導体装置の第６実施例の製造方法
のボロンのイオン注入における、ポリシリコンゲート膜
厚とボロンのチャネル領域への突き抜けの関係を示す図
である。
【図１２】本発明の半導体装置の第６実施例の製造方法
のＢＦ2 のイオン注入における、ポリシリコンゲート膜
厚とボロンのチャネル領域への突き抜けの関係を示す図
である。
【図１３】本発明の半導体装置の第６実施例の製造方法
のボロンのイオン注入エネルギーとボロンのチャネル領
域への突き抜けの関係を示す図である。
【図１４】本発明の半導体装置の第６実施例の製造方法
のＢＦ2 のイオン注入エネルギーとボロンのチャネル領
域への突き抜けの関係を示す図である。
【図１５】本発明の半導体装置の第６実施例の製造方法
のゲート酸化膜厚と（熱拡散によるゲート電極中の）ボ
ロンのチャネル領域へのしみ出しの関係を示す図であ
る。
【図１６】本発明の半導体装置の第６実施例の製造方法
のソースおよびドレイン形成後の熱処理温度と（熱拡散
によるゲート電極中の）ボロンのチャネル領域へのしみ
出しの関係を示す図である。
【図１７】本発明の半導体装置の第６実施例の製造方法
のゲート絶縁膜にシリコン窒化膜が含まれた時と、含ま
れない時の（熱拡散によるゲート電極中の）ボロンのチ
ャネル領域へのしみ出しの比較を示す図である。
【図１８】本発明の半導体装置の第７実施例の製造方法
の工程断面図である。
【図１９】本発明の半導体装置の第７実施例の製造方法
の工程断面図である。
【図２０】従来の半導体装置の製造方法の工程ブロック
図である。
【図２１】従来の半導体装置の製造方法の工程断面であ
る。
【図２２】従来の半導体装置の製造方法の工程断面であ
る。
【図２３】従来の半導体装置の基準電圧回路図である。
【図２４】本発明のＮＭＯＳトランジスタのドナー濃度
に対するリフロー温度と耐圧の関係を示した図である。
【図２５】本発明のゲート容量−電圧特性を示した図で
ある。
【図２６】本発明のリフロー温度に対する空乏化の割合
を示した図である。
【符号の説明】
１ Ｐ型シリコン基板 ２ Ｎウェル ３ Ｐ型素子分離領域 ４ Ｎ型素子分離領域 ５ フィールド酸化膜 ６ ゲート酸化膜 ７ ポリシリコン膜 ８ 高抵抗ポリシリコン ９ ＣＶＤ酸化膜（マスク・オキサイド） １０ Ｎチャネル側ポリシリコンゲート電極 １１ Ｐチャネル側ポリシリコンゲート電極 １２ Ｎチャネル側ソース・ドレイン領域 １３ Ｐチャネル側ソース・ドレイン領域 １６ シリコン窒化膜 １７ シリコン窒化ゲート絶縁膜（シリコン窒化膜） １８ トップ酸化膜 １９ ＮＳＧ膜 ２０ ＰＳＧ膜 ２１ 金属電極 １０１，１３１ 接地端子 １０２，１３２ 電源端子 １０３，１３３ 出力端子 １１１，１２１ 接続点Ａ １１２，１２２ 接続点Ｂ １１３，１２３ 接続点Ｃ ２０１，２１１、２２１ 接地ライン ２０２，２１２、２２２ 電源ライン ３０１，３１１ 基準電圧回路 ３０２，３２１ 電圧分割回路 ３０３，３１３ 電圧比較回路 ３０４，３１４ 出力回路 １５１，１６１ 接続点Ａ ４０１ デプレッション・タイプＮＭＯＳトランジスタ ４０２ エンハンスメント・タイプＮＭＯＳトランジス
タ １００１ ウェル形成 １００２ ゲート酸化膜形成 １００３ ポリシリコン膜堆積 １００４ エッチング １００５、２００４ 高抵抗ポリシリコンへのイオン注
入 １００６、２０１０ ソースおよびドレインへのイオン
注入 １００７ 層間絶縁膜堆積 １００８ 層間絶縁膜のリフロー １００９ コンタクト形成 １０１０ 金属電極形成 ２００１ ウェル形成 ２００２ ゲート酸化膜形成 ２００３ ポリシリコン膜堆積 ２００５ マスク・オキサイドの形成 ２００６ 低抵抗ポリシリコンへのリンのプリデポジシ
ョン ２００７ マスク・オキサイドの除去 ２００８ 高抵抗ポリシリコンのエッチング ２００９ 低抵抗ポリシリコンのエッチング ２０１１ 層間絶縁膜堆積 ２０１２ 層間絶縁膜のリフロー ２０１３ コンタクト形成 ２０１４ 金属電極形成 ３００１ 従来のボルテージ・ディテクターの出力電圧
の曲線 ３００２ 本発明のボルテージ・ディテクターの出力電
圧の曲線 ３００３ 検出電圧 ３００４ 従来のボルテージ・ディテクターの最低動作
電圧 ３００５ 本発明のボルテージ・ディテクターの最低動
作電圧 ４００１ ドナー濃度１．５×１０26／ｍ3 ４００２ ドナー濃度２．１×１０26／ｍ3 ５００１ Ｃmax ５００２ Ｃvdd ５００３ 電源電圧Ｖｄｄ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小山内 潤 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 (56)参考文献 特開 平２−128465（ＪＰ，Ａ) 特開 昭57−113263（ＪＰ，Ａ) 特開 昭55−1180（ＪＰ，Ａ) 特開 昭57−159056（ＪＰ，Ａ) 特開 平３−30470（ＪＰ，Ａ) 特開 平４−65121（ＪＰ，Ａ) 特開 平３−295240（ＪＰ，Ａ) 特開 平１−241860（ＪＰ，Ａ) 特開 昭57−122560（ＪＰ，Ａ) 特開 平３−19219（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822 H01L 27/088 - 27/092

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 高抵抗ポリシリコンである抵抗と、ゲー
    ト電極がＰ型低抵抗ポリシリコンであるＰＭＯＳトラン
    ジスタと、ゲート電極がＮ型低抵抗ポリシリコンである
    ＮＭＯＳトランジスタと、を備える半導体装置におい
    て、 前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタ
    のゲート酸化膜の厚みが２０ｎｍ〜１００ｎｍであり、
    前記高抵抗ポリシリコン、及び、前記ＰＭＯＳトランジ
    スタと前記ＮＭＯＳトランジスタのポリシリコンゲート
    電極の厚みが３００ｎｍ〜４００ｎｍであり、前記ＰＭ
    ＯＳトランジスタのソースおよびドレイン領域のアクセ
    プター濃度が０．５〜１．５×１０ 26 ／ｍ 3 であり、前
    記ＮＭＯＳトランジスタのソースおよびドレイン領域の
    ドナー濃度が０．７〜２．１×１０ 26 ／ｍ 3 であること
    を特徴とする半導体装置。
  2. 【請求項２】 ゲート酸化膜を析出する工程と、 ポリシリコン膜を３００〜４００ｎｍ堆積する工程と 前記ポリシリコン膜をエッチングして、抵抗と、配線
    と、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの
    ゲート電極と、の形状を形成する工程と、 前記ＰＭＯＳトランジスタのソースおよびドレイン領域
    上の前記ゲート酸化膜のみを完全に除去するゲート酸化
    膜除去工程と、 前記ＰＭＯＳトランジスタのソースおよびドレイン領域
    に熱酸化により酸化膜を１０〜２０ｎｍ堆積する工程
    と、 前記抵抗となる部分の前記ポリシリコン膜に、抵抗値制
    御のための不純物を導入することにより高抵抗ポリシリ
    コンを形成する工程と、 前記配線となる部分の前記ポリシリコン膜に不純物を導
    入して低抵抗ポリシリコンとする工程と、 前記ＰＭＯＳトランジスタのゲート電極と、前記ＰＭＯ
    Ｓトランジスタのソースおよびドレイン領域に、アクセ
    プターとなるボロンを２０〜３５ｋｅＶのイオン注入エ
    ネルギーでイオン注入するイオン注入工程と、 前記ＮＭＯＳトランジスタのゲート電極と、ＮＭＯＳト
    ランジスタのソースおよびドレイン領域に、ドナーとな
    る不純物を導入する工程と、 を有することを特徴とする半導体装置の製造方法。
  3. 【請求項３】 前記イオン注入工程が、前記ＰＭＯＳト
    ランジスタのゲート電極と、前記ＰＭＯＳトランジスタ
    のソースおよびドレイン領域に、アクセプターとなるＢ
    Ｆ 2 を５０〜１００ｋｅＶのイオン注入エネルギーでイ
    オン注入する工程であることを特徴とする請求項２に記
    載の半導体装置の製造方法。
  4. 【請求項４】 ＮＳＧ膜を形成する工程と、前記ＮＳＧ
    膜上に８〜１２ｗｔ％のリンを含んだＰＳＧ膜を層間絶
    縁膜として形成する工程と、前記層間絶縁膜を８００℃
    〜９００℃の温度範囲でリフローする工程と、を、さら
    に備えること特徴とする請求項２または３に記載の半導
    体装置の製造方法。
JP7054724A 1994-03-18 1995-03-14 半導体装置およびその製造方法 Expired - Lifetime JP2934738B2 (ja)

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