JPH01282857A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH01282857A JPH01282857A JP63111421A JP11142188A JPH01282857A JP H01282857 A JPH01282857 A JP H01282857A JP 63111421 A JP63111421 A JP 63111421A JP 11142188 A JP11142188 A JP 11142188A JP H01282857 A JPH01282857 A JP H01282857A
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- polycrystalline silicon
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- silicon layer
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Classifications
-
- G—PHYSICS
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
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- H01—ELECTRIC ELEMENTS
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/009—Bi-MOS
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置及びその製造方法に関し、とくに
詳しくはＥＣＬ （エミッタ 力プルド ロジック）Ｓ
ＲＡＭ（スタチック ランダム アクセス メモリ）等
に適用されるＢｉ−ＣＭＯＳ型半導体装置とその製造方
法に関するものである。
詳しくはＥＣＬ （エミッタ 力プルド ロジック）Ｓ
ＲＡＭ（スタチック ランダム アクセス メモリ）等
に適用されるＢｉ−ＣＭＯＳ型半導体装置とその製造方
法に関するものである。
［従来の技術］
近年、半導体集積回路装置の微細化の進展にともない、
自己整合による拡散層の形成が行われるようになり、そ
の利点を活かして、Ｂｉ−ＣＭＯＳの形成においてもゲ
ート電極や電極引出しの配線に多結晶シリコンが用いら
れてきている。
自己整合による拡散層の形成が行われるようになり、そ
の利点を活かして、Ｂｉ−ＣＭＯＳの形成においてもゲ
ート電極や電極引出しの配線に多結晶シリコンが用いら
れてきている。
Ｂｉ−ＭＯＳにおけるＭＯＳ素子のゲート電極やバイポ
ーラ素子のエミッタ及びコレクタ電極の形成に低抵抗の
多結晶シリコン層を用いた例として下記の刊行物がある
。
ーラ素子のエミッタ及びコレクタ電極の形成に低抵抗の
多結晶シリコン層を用いた例として下記の刊行物がある
。
文献１；特開昭５５−１５７２５７号公報文献２；特開
昭５８−２２２５５６号公報文献３；特開昭６０−３８
８５６号公報文献４．１ＥＥＥ ジャーナル オン
ソリッド−ステート サーキット、 ＶＯＬ、ＳＣ−
２１。
昭５８−２２２５５６号公報文献３；特開昭６０−３８
８５６号公報文献４．１ＥＥＥ ジャーナル オン
ソリッド−ステート サーキット、 ＶＯＬ、ＳＣ−
２１。
Ｎｏ、５． Ｐ、８ｇ１〜Ｐ、８８４ 、 １９８６；
”ｌ３−ｎｓ 。
”ｌ３−ｎｓ 。
５００−ｍＷ、 ６４−ｋｂｉｔ Ｅ ＣＬ ＲＡ
Ｍ ユージング ＨＩ−Ｂ Ｉ ＣＭＯＳ テクノ
ロジー２（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ５ＱＬＩ
Ｄ−８ＴＡＴＥ ＣＩＲＣＵＩＴ 。
Ｍ ユージング ＨＩ−Ｂ Ｉ ＣＭＯＳ テクノ
ロジー２（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ５ＱＬＩ
Ｄ−８ＴＡＴＥ ＣＩＲＣＵＩＴ 。
ＶＯＬ、５Ｃ−２１、Ｎ（Ｌ５． Ｐ、６８１−Ｐ、８
８４ 、１９８８；“ｌ３−ｎｓ 、 ５００−ｇＷ
、 ８４−ｋｂｉｔ Ｅ ＣＬＲＡ Ｍ Ｕｓ
ｉｎｇ旧−８１０ＭＯＳＴｅｃｈｎｏｌｏｇｙ” ）
。
８４ 、１９８８；“ｌ３−ｎｓ 、 ５００−ｇＷ
、 ８４−ｋｂｉｔ Ｅ ＣＬＲＡ Ｍ Ｕｓ
ｉｎｇ旧−８１０ＭＯＳＴｅｃｈｎｏｌｏｇｙ” ）
。
文献５；エクステンデッド アブストラクトオン １８
ス コンファレンス オン ソリッド ステート デバ
イス アンド マテリアル、トウキヨウ、 １９８Ｂ
、 ＰＰ８１９〜３２２゜“ア ７ｎｓ／３５０ＩＩＷ
１８ｋｂ Ｈｌ−ＢＩＣＭＯＳスタチックＲＡＭ”
、 （Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏ
ｆ１８ｔｈ Ｃｏｎｆ’ｅｒｅｎｃｅ ｏｎ ５ｏｌｉ
ｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓａｎｄ Ｍａｔｅｒｉ
ａｌｓ、Ｔｏｋｙｏ、１９８Ｂ、ＰＰ、３１９〜３２２
。
ス コンファレンス オン ソリッド ステート デバ
イス アンド マテリアル、トウキヨウ、 １９８Ｂ
、 ＰＰ８１９〜３２２゜“ア ７ｎｓ／３５０ＩＩＷ
１８ｋｂ Ｈｌ−ＢＩＣＭＯＳスタチックＲＡＭ”
、 （Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏ
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ｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓａｎｄ Ｍａｔｅｒｉ
ａｌｓ、Ｔｏｋｙｏ、１９８Ｂ、ＰＰ、３１９〜３２２
。
’ Ａ ７ｎｓ／３５０ｍＷ １６ｋｂ Ｈｌ−８
１０ＭＯＳＳｔａｔｉｃＲＡＭ”）。
１０ＭＯＳＳｔａｔｉｃＲＡＭ”）。
上記文献に対して、ＣＭＯＳのゲート電極、バリッド・
コンタクトを用いた配線やその中に連結される高抵抗、
バイポーラトランジスタのとくにエミッタ電極を形成す
る場合に用いられ、この発明の構成においてとくに直接
関連する多結晶シリコン層についていえば、文献１及び
文献２は同一層から形成された１層タイプの多結晶シリ
コン層で構成されたＢ ｉ−ＣＭＯＳである。これに対
して、文献３〜５は２層の多結晶シリコン層で構成され
たものであり、ＥＣＬ ＲＡＭへの応用について開示
されたものである。
コンタクトを用いた配線やその中に連結される高抵抗、
バイポーラトランジスタのとくにエミッタ電極を形成す
る場合に用いられ、この発明の構成においてとくに直接
関連する多結晶シリコン層についていえば、文献１及び
文献２は同一層から形成された１層タイプの多結晶シリ
コン層で構成されたＢ ｉ−ＣＭＯＳである。これに対
して、文献３〜５は２層の多結晶シリコン層で構成され
たものであり、ＥＣＬ ＲＡＭへの応用について開示
されたものである。
以上の文献にもみられるように、Ｂｉ−ＣＭＯＳにおい
てはＣＭＯＳの中の１つの素子すなわち例えばｎ Ｍ
ＯＳがＳＲＡＭのメモリ素子として用いられており、ｎ
Ｍ ＯＳとｐＭＯｓとバイポーラ素子とがＳＲＡＭの
周辺回路素子として用いられている。この場合、メモリ
素子を高抵抗負荷形として用いる場合の負荷抵抗を少く
とも第１層の多結晶シリコンに組込んで形成した例はな
い。つまり上記文献においては負荷用の高抵抗は第２層
の配線層に取付けられて、いわゆる積層構造化により形
成されているのが現状である。
てはＣＭＯＳの中の１つの素子すなわち例えばｎ Ｍ
ＯＳがＳＲＡＭのメモリ素子として用いられており、ｎ
Ｍ ＯＳとｐＭＯｓとバイポーラ素子とがＳＲＡＭの
周辺回路素子として用いられている。この場合、メモリ
素子を高抵抗負荷形として用いる場合の負荷抵抗を少く
とも第１層の多結晶シリコンに組込んで形成した例はな
い。つまり上記文献においては負荷用の高抵抗は第２層
の配線層に取付けられて、いわゆる積層構造化により形
成されているのが現状である。
［発明が解決しようとする課題］
上記のような従来のＢ １−ＭＯＳの集積回路装置では
、とくにＳＲＡＭとして使用するに当って高集積度を達
成するために、全ＣＭ ＯＳ形やデプレッション負荷（
ｎＭＯＳ Ｅ／Ｄ形）のセルタイプに代って抵抗負荷
形により構成することが主流となっている。しかしなが
ら、現状では１層タイプの多結晶シリコン層による高抵
抗多結晶シリコン層を具備したものはない。
、とくにＳＲＡＭとして使用するに当って高集積度を達
成するために、全ＣＭ ＯＳ形やデプレッション負荷（
ｎＭＯＳ Ｅ／Ｄ形）のセルタイプに代って抵抗負荷
形により構成することが主流となっている。しかしなが
ら、現状では１層タイプの多結晶シリコン層による高抵
抗多結晶シリコン層を具備したものはない。
さらに、多結晶シリコンの多層構造は、平面的な高集積
化に対しては有効であるが、他面その製造方法において
工程が複雑であり、その上段差もきびしくなるため配線
層のステップカバレージが悪くなり、したがってエレク
トロマイグレーションやストレスマイグレーション等の
配線の信頼性上の問題を抱えている。さらに、工程の複
雑さによるコスト高はさけられず、工程の簡素化は大き
な課題となっている。
化に対しては有効であるが、他面その製造方法において
工程が複雑であり、その上段差もきびしくなるため配線
層のステップカバレージが悪くなり、したがってエレク
トロマイグレーションやストレスマイグレーション等の
配線の信頼性上の問題を抱えている。さらに、工程の複
雑さによるコスト高はさけられず、工程の簡素化は大き
な課題となっている。
この発明は上記のようないくつかの課題に鑑みてなされ
たもので、多層構造のメモリ素子構成を排除し、かつ工
程数を削減したＢｉ−ＭＯＳデバイスの構造とその製造
方法を提供することを目的とするものである。
たもので、多層構造のメモリ素子構成を排除し、かつ工
程数を削減したＢｉ−ＭＯＳデバイスの構造とその製造
方法を提供することを目的とするものである。
［課題を解決するための手段］
この発明に係るＢｉ−ＭＯＳ型半導体装置は埋込み層と
チャネル・ストッパ領域と選択絶縁膜とからなる素子分
離領域を有し、バイポーラ素子のエミッタ電極と、必要
とするときコレクタ電極と、ＭＯＳ素子のゲート電極と
、バリッド・コンタクトを形成する多結晶シリコン層と
、この多結晶シリコン層に連続してなる高抵抗多結晶シ
リコン層とが同一極性をもつ同一の層形成工程によって
形成される多結晶シリコン層によって形成されたもので
ある。
チャネル・ストッパ領域と選択絶縁膜とからなる素子分
離領域を有し、バイポーラ素子のエミッタ電極と、必要
とするときコレクタ電極と、ＭＯＳ素子のゲート電極と
、バリッド・コンタクトを形成する多結晶シリコン層と
、この多結晶シリコン層に連続してなる高抵抗多結晶シ
リコン層とが同一極性をもつ同一の層形成工程によって
形成される多結晶シリコン層によって形成されたもので
ある。
また、この発明に係るＢ １−ＭＯＳ型半導体装置の製
造方法は、第１導電型の基板に第１導電型及び第２導電
型の半導体層を形成したのち、全面にエピタキシャル成
長層を形成し、このエピタキシャル層に第１導電型及び
第２導電型のウェルを形成したのち、第１導電型埋込層
上のエピタキシャル成長層に第１導電型のチャネル・ス
トッパ領域を形成し、ついで選択酸化により選択絶縁膜
を形成して上記第１導電型埋込層とチャネル・ストッパ
領域と選択絶縁膜からなる素子分離領域形成工程を有し
、第１導電型ウエルに第１チャネルＭＯＳ拡散層、第２
導電型ウエル上に第２チャネルＭＯＳ拡散層及びバイポ
ーラ拡散層を形成する。
造方法は、第１導電型の基板に第１導電型及び第２導電
型の半導体層を形成したのち、全面にエピタキシャル成
長層を形成し、このエピタキシャル層に第１導電型及び
第２導電型のウェルを形成したのち、第１導電型埋込層
上のエピタキシャル成長層に第１導電型のチャネル・ス
トッパ領域を形成し、ついで選択酸化により選択絶縁膜
を形成して上記第１導電型埋込層とチャネル・ストッパ
領域と選択絶縁膜からなる素子分離領域形成工程を有し
、第１導電型ウエルに第１チャネルＭＯＳ拡散層、第２
導電型ウエル上に第２チャネルＭＯＳ拡散層及びバイポ
ーラ拡散層を形成する。
引続いて、エミッタ領域及びコレクタ領域取出しのため
の開孔と、ＭＯＳ拡散層のバリッド・コンタクトの開孔
とを同時に形成し、エミッタ電極及び必要とすればコレ
クタ電極とＭＯＳのゲート電極と高抵抗領域を有するバ
リッド・コンタクトに接する多結晶シリコン層とを同一
の成長及び加工工程によって形成したのち、この多結晶
シリコン層からの不純物の拡散によってエミッタ領域（
必要とすればコレクタ引出し領域）及びバリッドφコン
タクト領域を形成するものである。なお、上記電極のう
ちコレクタ電極は別工程により多結晶シリコン層の代り
にアルミニウム（Ａ［）合金等の金属層で形成する方法
であってもよい。
の開孔と、ＭＯＳ拡散層のバリッド・コンタクトの開孔
とを同時に形成し、エミッタ電極及び必要とすればコレ
クタ電極とＭＯＳのゲート電極と高抵抗領域を有するバ
リッド・コンタクトに接する多結晶シリコン層とを同一
の成長及び加工工程によって形成したのち、この多結晶
シリコン層からの不純物の拡散によってエミッタ領域（
必要とすればコレクタ引出し領域）及びバリッドφコン
タクト領域を形成するものである。なお、上記電極のう
ちコレクタ電極は別工程により多結晶シリコン層の代り
にアルミニウム（Ａ［）合金等の金属層で形成する方法
であってもよい。
［作用］
この発明においては、素子分離領域の形成工程において
、ｐ十型埋込み層上のエピタキシャル層にｐ型チャネル
・ストッパ領域を形成するから、この埋込層とチャネル
・ストッパ領域と選択絶縁膜からなる素子分１１ｔＩ
８７１域をｐウェルの形成とは独立して形成することが
でき、ｐウェル領域の横方向拡散長を考慮することなく
、素子分離幅は所定の大きさに狭めて設定される。また
バイポーラトランジスタ及びＭＯＳ各素子の電極及びバ
リッド・コンタクト用の低抵抗多結晶シリコン層とそれ
に連続する高抵抗領域を同一層から形成された多結晶シ
リコン層で形成するから、とくに高抵抗領域を例えば２
層目の多結晶シリコン層で形成するための工程が省略さ
れる。さらに、これら電極を含む配線層は一層の多結晶
シリコン層で形成できるから、ステップカバレージ等の
素子形成上の悪影響因子が最小化される。
、ｐ十型埋込み層上のエピタキシャル層にｐ型チャネル
・ストッパ領域を形成するから、この埋込層とチャネル
・ストッパ領域と選択絶縁膜からなる素子分１１ｔＩ
８７１域をｐウェルの形成とは独立して形成することが
でき、ｐウェル領域の横方向拡散長を考慮することなく
、素子分離幅は所定の大きさに狭めて設定される。また
バイポーラトランジスタ及びＭＯＳ各素子の電極及びバ
リッド・コンタクト用の低抵抗多結晶シリコン層とそれ
に連続する高抵抗領域を同一層から形成された多結晶シ
リコン層で形成するから、とくに高抵抗領域を例えば２
層目の多結晶シリコン層で形成するための工程が省略さ
れる。さらに、これら電極を含む配線層は一層の多結晶
シリコン層で形成できるから、ステップカバレージ等の
素子形成上の悪影響因子が最小化される。
［実施例コ
以下、この発明のＢｉ−ＭＯＳ型半導体装置とその製造
方法の実施例を図面にもとづいて説明する。ここでは、
バイポーラ素子と相補型ＭＯＳ（ＣＭＯＳ）素子との複
合素子であるＢｉ−Ｃ１１Ｏ８を例にあげて説明する。
方法の実施例を図面にもとづいて説明する。ここでは、
バイポーラ素子と相補型ＭＯＳ（ＣＭＯＳ）素子との複
合素子であるＢｉ−Ｃ１１Ｏ８を例にあげて説明する。
実施例１；
第１図はこの発明による一実施例を示す半導体装置の要
部断面説明図である。このＢｉ−ＣＭ（Ｓ装置は、バイ
ポーラトランジスタＱｂとｎチ１ネル型Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ ｎとｐチャネル型ＭＯＳＦＥＴＱｐ （Ｑ
ｎとＱｐでＣＭＯＳを形成している）とが同一のｐ型半
導体基板１０上に所定の配置をもって形成されている。
部断面説明図である。このＢｉ−ＣＭ（Ｓ装置は、バイ
ポーラトランジスタＱｂとｎチ１ネル型Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ ｎとｐチャネル型ＭＯＳＦＥＴＱｐ （Ｑ
ｎとＱｐでＣＭＯＳを形成している）とが同一のｐ型半
導体基板１０上に所定の配置をもって形成されている。
なお、ＱｂｐとＱｎｐはそれぞれＱｂ−Ｑｐ、Ｑｐ−Ｑ
ｎ間の素子分離領域であり、Ｑｃは多結晶シリコン層か
らなるバリッド・コンタクトの配線に接続する負荷用の
抵抗層の部分である。したがって、第１図の構成はＢｉ
−ＣＭＯＳ ＥＣＬ ＳＲＡＭ、すなわち、例えば
メモリセルを高抵抗負荷型のｎ Ｍ ＯＳで構成し、周
辺回路をバイポーラトランジスタもしくはＢｉ−ＣＭＯ
Ｓで構成した集積回路に適した構造を有するものである
。
ｎ間の素子分離領域であり、Ｑｃは多結晶シリコン層か
らなるバリッド・コンタクトの配線に接続する負荷用の
抵抗層の部分である。したがって、第１図の構成はＢｉ
−ＣＭＯＳ ＥＣＬ ＳＲＡＭ、すなわち、例えば
メモリセルを高抵抗負荷型のｎ Ｍ ＯＳで構成し、周
辺回路をバイポーラトランジスタもしくはＢｉ−ＣＭＯ
Ｓで構成した集積回路に適した構造を有するものである
。
バイポーラトランジスタＱｂはｎｐｎ型構成で、ｎ型エ
ピタキシャル層１３に形成されたｎ型ウェル１３ａに形
成されている。ｎ型ウェル１３ａはコレクタ領域をなし
、その下にはに型埋込み層１１が形成されている。また
ｎ型ウェル１３ａにｐ型ベース領域１８及びｐ十型ベー
ス領域２８が形成され、さらに、このベース領域１８に
に型エミッタ領域１９が形成されている。また、このｎ
型ウェル１３ａの別の部分にはヤ型埋込み層１１に達す
るヤ型コレクタ拡散層１７が形成されている。そして、
ｎ＋型エミッタ領域１９上の開口部から多結晶シリコン
層からなるエミッタ電極２９、イ型コレクタ拡散層１７
上にはコレクタ電極３０が形成されている。このコレク
タ電極３０は多結晶シリコン層で形成されるが、必要に
応じてＡ、９ 、 Ａ（１−Ｓ ｔ、 Ａ、１７−Ｃｕ
、 ＡΩ−５ｉ−Ｃｕ、多層構造膜（バリアメタルとへ
Ω等）等の金属層で形成されてもよい。
ピタキシャル層１３に形成されたｎ型ウェル１３ａに形
成されている。ｎ型ウェル１３ａはコレクタ領域をなし
、その下にはに型埋込み層１１が形成されている。また
ｎ型ウェル１３ａにｐ型ベース領域１８及びｐ十型ベー
ス領域２８が形成され、さらに、このベース領域１８に
に型エミッタ領域１９が形成されている。また、このｎ
型ウェル１３ａの別の部分にはヤ型埋込み層１１に達す
るヤ型コレクタ拡散層１７が形成されている。そして、
ｎ＋型エミッタ領域１９上の開口部から多結晶シリコン
層からなるエミッタ電極２９、イ型コレクタ拡散層１７
上にはコレクタ電極３０が形成されている。このコレク
タ電極３０は多結晶シリコン層で形成されるが、必要に
応じてＡ、９ 、 Ａ（１−Ｓ ｔ、 Ａ、１７−Ｃｕ
、 ＡΩ−５ｉ−Ｃｕ、多層構造膜（バリアメタルとへ
Ω等）等の金属層で形成されてもよい。
つぎに、ｐチャネル型ＭＯＳＦＥＴＱｐはｎ中型埋込み
層１１の上のｎ型ウェル１３ａに形成されている。ｎ型
ウェル１３ａにはゲート電極２０、ゲート酸化膜２１、
ｐ十型ソース領域２４、ｐ十型ドレイン領域２５が形成
されている。
層１１の上のｎ型ウェル１３ａに形成されている。ｎ型
ウェル１３ａにはゲート電極２０、ゲート酸化膜２１、
ｐ十型ソース領域２４、ｐ十型ドレイン領域２５が形成
されている。
また、ｎチャネル型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｎはｐ
十型埋込み層１２の上のｐ型ウェル１４に形成されてい
る。
十型埋込み層１２の上のｐ型ウェル１４に形成されてい
る。
このｐ型ウェル１４の周囲にはｐ生型チャネル・ストッ
パ領域１５が形成されている。また、このｐ型ウェル１
４には、ゲート電極２０ａ１ゲート酸化膜２１、−型ソ
ース領域２２、ｎ中型ドレイン領域２３が形成されてい
る。なお、このｎチャネル型ＭＯＳＦＥＴはチャネル領
域にざ型拡散層２２ａ及び２３ａを有するＬＤＤ構造を
有している。
パ領域１５が形成されている。また、このｐ型ウェル１
４には、ゲート電極２０ａ１ゲート酸化膜２１、−型ソ
ース領域２２、ｎ中型ドレイン領域２３が形成されてい
る。なお、このｎチャネル型ＭＯＳＦＥＴはチャネル領
域にざ型拡散層２２ａ及び２３ａを有するＬＤＤ構造を
有している。
一方、Ｑｃにおいては、この場合に型ソース領域２２も
しくは１型ドレイン領域２３の１部分と接する低抵抗多
結晶シリコン層３２に接続され、フィールド酸化膜１６
を掩う形で形成された高抵抗の多結晶シリコン層３３が
負荷の高抵抗を構成している。
しくは１型ドレイン領域２３の１部分と接する低抵抗多
結晶シリコン層３２に接続され、フィールド酸化膜１６
を掩う形で形成された高抵抗の多結晶シリコン層３３が
負荷の高抵抗を構成している。
ここで多結晶シリコン層３２及び３３は上記のエミッタ
電極２９（必要とすればコレクタ電極３０を含む）、ゲ
ート電極２０，２０ａとともに、いずれも同一工程によ
り形成されたものである。
電極２９（必要とすればコレクタ電極３０を含む）、ゲ
ート電極２０，２０ａとともに、いずれも同一工程によ
り形成されたものである。
なお、エミッタ電極２９、コレクタ電極３０、ゲート電
極２０．２０ａ及び低抵抗多結晶シリコン層３２の側壁
には、図にみられるようにそれぞれサイドウオール・ス
ペーサ３１が形成されている。
極２０．２０ａ及び低抵抗多結晶シリコン層３２の側壁
には、図にみられるようにそれぞれサイドウオール・ス
ペーサ３１が形成されている。
以上がこの発明によるＢｉ−ＣＭＯＳの構成説明である
が、もう一つの発明を構成要件をなす素子分離領域Ｑｂ
ｐ、Ｑｎｐの構造について以下説明する。バイポーラト
ランジスタＱｂとｐチャネル型ＭＯＳＦＥＴＱｐの分離
領域Ｑｂｐは、ｐ十型埋込み層１２とこのｐ十型埋込み
層１２上に形成されたプ型チャネルφストッパ領域１５
とフィールド酸化膜１６とから構成されている。この構
造はｎチャンネル型ＦＥＴＱｎとｐチャネル型ＭＯＳＦ
ＥＴＱｐの分離領域Ｑｎｐ及びバイポーラトランジスタ
同志の図示しない分離領域にも適用されている。
が、もう一つの発明を構成要件をなす素子分離領域Ｑｂ
ｐ、Ｑｎｐの構造について以下説明する。バイポーラト
ランジスタＱｂとｐチャネル型ＭＯＳＦＥＴＱｐの分離
領域Ｑｂｐは、ｐ十型埋込み層１２とこのｐ十型埋込み
層１２上に形成されたプ型チャネルφストッパ領域１５
とフィールド酸化膜１６とから構成されている。この構
造はｎチャンネル型ＦＥＴＱｎとｐチャネル型ＭＯＳＦ
ＥＴＱｐの分離領域Ｑｎｐ及びバイポーラトランジスタ
同志の図示しない分離領域にも適用されている。
以上、この発明によるＢｉ−ＣＭＯＳ装置の構造につい
て説明したが、動作についてはよく知られているのでそ
の説明は割愛し、以下に上記構造のデバイス上の特徴そ
の他について列挙して説明する。
て説明したが、動作についてはよく知られているのでそ
の説明は割愛し、以下に上記構造のデバイス上の特徴そ
の他について列挙して説明する。
（ａ）上記のようなｐ十型埋込み層／ｐ型チャネル・ス
トッパ／ＬＯＧＯ８構造で示される素子分離構造は、ｐ
ウェル１４の形成工程とは独立して素子分離領域を形成
することができ、ウェルの横方向拡散長を考慮する必要
がなくなるため、素子分離幅を狭くすることができる。
トッパ／ＬＯＧＯ８構造で示される素子分離構造は、ｐ
ウェル１４の形成工程とは独立して素子分離領域を形成
することができ、ウェルの横方向拡散長を考慮する必要
がなくなるため、素子分離幅を狭くすることができる。
さらに、上記構造による素子分離領域の不純物プロファ
イルはｐ中型埋込み層１２形成工程及びｐ十型チャネル
・ストッパ領域１５形成工程において、適当に調整する
ことが可能であり、これらを最適化することにより素子
分離幅を通常のアイソブレーナ構造のバイポーラ集積回
路装置の素子分離幅に近い値にすることができ、素子の
占有面積を大幅に減少して集積度の高い半導体集積回路
装置を実現することができる。
イルはｐ中型埋込み層１２形成工程及びｐ十型チャネル
・ストッパ領域１５形成工程において、適当に調整する
ことが可能であり、これらを最適化することにより素子
分離幅を通常のアイソブレーナ構造のバイポーラ集積回
路装置の素子分離幅に近い値にすることができ、素子の
占有面積を大幅に減少して集積度の高い半導体集積回路
装置を実現することができる。
（ｂ）バイポーラトランジスタのエミッタ電極（必要と
すればコレクタ電極も含む） 、０ＭＯＳＦＥＴのゲー
ト電極及びバリッド・コンタクトを形成するｎ中型の多
結晶シリコン層（同一層で同一極性）とバリッド・コン
タクト用の多結晶シリコンに連続して形成される高抵抗
用のドープなしの多結晶シリコン層がすべて同一層から
なる多結晶シリコン層で形成されるので、すべて第１層
のみの結晶シリコン層で形成でき、工程が削減できる。
すればコレクタ電極も含む） 、０ＭＯＳＦＥＴのゲー
ト電極及びバリッド・コンタクトを形成するｎ中型の多
結晶シリコン層（同一層で同一極性）とバリッド・コン
タクト用の多結晶シリコンに連続して形成される高抵抗
用のドープなしの多結晶シリコン層がすべて同一層から
なる多結晶シリコン層で形成されるので、すべて第１層
のみの結晶シリコン層で形成でき、工程が削減できる。
（ｃ）高抵抗層を除く前記の多結晶シリコン層の電極又
は配線の側壁にはサイドウオール・スペーサを有するた
め、とくにｎ Ｍ ＯＳでは微細化に伴うホットエレク
トロン耐性を向上するためＬＤＤ構造が採用されている
。（この場合必要ならばｐＭＯＳもＬＤＤ構造にするこ
とも差支えない。）この波及効果としては、多結晶シリ
コン層段差がサイドウオール・スペーサにより緩和され
ているため、その上に絶縁膜を介して形成した配線層の
ステップカバレージがよくなり、配線層の耐エレクトロ
マイグレーション性及びストレスマイグレーション性な
どの信頼性が向上する。この結果ＥＣＬ素子として、許
容電流を大きくすることができる。さらに配線層の多層
化（例えば１２層構造）が容易に実現でき、ワード線な
どに適用することにより配線遅延を低減し、素子の高速
化が達成される。
は配線の側壁にはサイドウオール・スペーサを有するた
め、とくにｎ Ｍ ＯＳでは微細化に伴うホットエレク
トロン耐性を向上するためＬＤＤ構造が採用されている
。（この場合必要ならばｐＭＯＳもＬＤＤ構造にするこ
とも差支えない。）この波及効果としては、多結晶シリ
コン層段差がサイドウオール・スペーサにより緩和され
ているため、その上に絶縁膜を介して形成した配線層の
ステップカバレージがよくなり、配線層の耐エレクトロ
マイグレーション性及びストレスマイグレーション性な
どの信頼性が向上する。この結果ＥＣＬ素子として、許
容電流を大きくすることができる。さらに配線層の多層
化（例えば１２層構造）が容易に実現でき、ワード線な
どに適用することにより配線遅延を低減し、素子の高速
化が達成される。
なお、コレクタ引出し部すなわちコレクタ電極は多結晶
シリコンでなくＡｎ）等の金属電極でもよいが多結晶シ
リコンで形成した方が高集積化には好ましい。
シリコンでなくＡｎ）等の金属電極でもよいが多結晶シ
リコンで形成した方が高集積化には好ましい。
実施例２；
第２図（Ａ）〜（Ｐ）はこの発明のＢｉ−ＣＭＯＳ型半
導体装置の製造方法を示す工程説明図である。
導体装置の製造方法を示す工程説明図である。
以下、（Ａ）〜（Ｐ）の工程図順にその工程と形成状態
を説明する。なお、各図において第１図の実施例と同一
あるいは相当部分は同一符号を用いている。
を説明する。なお、各図において第１図の実施例と同一
あるいは相当部分は同一符号を用いている。
（Ａ）通常の方法により、ｐ型半導体基板１０に♂埋込
み拡散及びｐ十埋込み拡散を行い、それぞれヤ型埋込み
層１１及びｐ中型埋込み層１２を図のように形成し、つ
いでエピタキシャル成長によりｎ型エピタキシャル層１
３を形成する。なお、に型埋込み層１１はバイポーラ素
子及びｐＭＯＳＦＥＴ素子領域に、〆型埋込み層１２は
ｎ Ｍ ＯＳ Ｆ Ｅ Ｔ素子及び素子分離領域にそれ
ぞれ形成される。
み拡散及びｐ十埋込み拡散を行い、それぞれヤ型埋込み
層１１及びｐ中型埋込み層１２を図のように形成し、つ
いでエピタキシャル成長によりｎ型エピタキシャル層１
３を形成する。なお、に型埋込み層１１はバイポーラ素
子及びｐＭＯＳＦＥＴ素子領域に、〆型埋込み層１２は
ｎ Ｍ ＯＳ Ｆ Ｅ Ｔ素子及び素子分離領域にそれ
ぞれ形成される。
（Ｂ）ついで、に型エビキシャル層１３内のｎ Ｍ ０
３ＦＥＴ形成領域のｐ中型埋込み層１２上にレジスト膜
の開口を行ったのち基板１０の表面に形成した図示しな
いライト酸化膜を介してボロンのイオン注入で不純物を
導入する。
３ＦＥＴ形成領域のｐ中型埋込み層１２上にレジスト膜
の開口を行ったのち基板１０の表面に形成した図示しな
いライト酸化膜を介してボロンのイオン注入で不純物を
導入する。
さらに、レジスト膜除去後、ｐＭＯｓＦＥＴ及びバイポ
ーラ素子形成領域のｎ十型埋込み層ｌｌ上に、同様の方
法でリンのイオン注入で不純物を導入する。その後レジ
スト膜を除去したのち引伸し拡散を行いｐ型ウェル及び
ｎ型ウェル１３ａを形成する。
ーラ素子形成領域のｎ十型埋込み層ｌｌ上に、同様の方
法でリンのイオン注入で不純物を導入する。その後レジ
スト膜を除去したのち引伸し拡散を行いｐ型ウェル及び
ｎ型ウェル１３ａを形成する。
その後ライト酸化膜を除去した状態を示す。
（Ｃ）再びライト酸化膜２６を全面に形成したのち、各
素子形成領域上に選択的にシリコン窒化膜２７を形成し
、ｐ中型埋込み層１２上の開口した図示しないレジスト
膜を用いて、ボロンのイオン注入及び引伸し拡散を行い
ｐ十型チャネル・ストッパ領域１５を形成する。ここで
、〆型チャネル・ストッパ領域１５はｐ型ウェル１４の
周辺および素子分離領域に形成される。ついで、レジス
ト膜のみ除去して、〆型チャネル・ストッパ領域１５上
をＬＯＧＯＳによる選択酸化を行う。
素子形成領域上に選択的にシリコン窒化膜２７を形成し
、ｐ中型埋込み層１２上の開口した図示しないレジスト
膜を用いて、ボロンのイオン注入及び引伸し拡散を行い
ｐ十型チャネル・ストッパ領域１５を形成する。ここで
、〆型チャネル・ストッパ領域１５はｐ型ウェル１４の
周辺および素子分離領域に形成される。ついで、レジス
ト膜のみ除去して、〆型チャネル・ストッパ領域１５上
をＬＯＧＯＳによる選択酸化を行う。
（Ｄ） （Ｃ）工程により〆チャネル・ストッパ領域１
５上にＬＯＧＯＳによる厚いフィールド酸化膜１６が形
成され、ライト酸化膜２Ｂは残された状態となる。フィ
ールド酸化膜１６は素子形成領域以外の部分に形成され
るが、ＬＯＧＯＳによる厚いフィールド酸化膜１６の形
成によってｐ十型チャネルやストツバ領域１５はその下
辺が各ｐ十型埋込み層１２の上部に相接する状態となり
、この発明の１つを構成する素子分離領域の部分が達成
される。
５上にＬＯＧＯＳによる厚いフィールド酸化膜１６が形
成され、ライト酸化膜２Ｂは残された状態となる。フィ
ールド酸化膜１６は素子形成領域以外の部分に形成され
るが、ＬＯＧＯＳによる厚いフィールド酸化膜１６の形
成によってｐ十型チャネルやストツバ領域１５はその下
辺が各ｐ十型埋込み層１２の上部に相接する状態となり
、この発明の１つを構成する素子分離領域の部分が達成
される。
（Ｅ）ついで、写真食刻法によりコレクタ形成領域１７
ａ上部のレジスト膜３５の開口を行い、リン（Ｐ）のイ
オン打込みを行ったのち、レジスト膜３５を除去後熱処
理してリンの拡散を行う。
ａ上部のレジスト膜３５の開口を行い、リン（Ｐ）のイ
オン打込みを行ったのち、レジスト膜３５を除去後熱処
理してリンの拡散を行う。
（Ｆ） （Ｅ）工程でｎ十型コレクタ領域１７を形成し
たのち、写真食刻法によりベース形成領域１８ａ上部の
レジスト膜３５の開口を行い、ボロン（Ｂ）のイオン打
込みを行い、レジスト膜３５を除去後熱処理によりボロ
ンの拡散をする。
たのち、写真食刻法によりベース形成領域１８ａ上部の
レジスト膜３５の開口を行い、ボロン（Ｂ）のイオン打
込みを行い、レジスト膜３５を除去後熱処理によりボロ
ンの拡散をする。
（Ｇ）この段階で、バイポーラ素子の基本領域すなわち
に型コレクタ領域１７とｐ型ベース領域１８とが（Ｄ）
工程で得られた素子分離領域形成の状態で形成される。
に型コレクタ領域１７とｐ型ベース領域１８とが（Ｄ）
工程で得られた素子分離領域形成の状態で形成される。
（Ｈ）全面にレジスト膜３５を塗布したのち、図に示し
たように右からコレクタ部、エミッタ部及びバリッド・
コンタクト部の食刻を行ったのち、例えばＨＦ ： Ｎ
Ｈ４Ｆ−１： ６もしくは１：４等の溶液によるウェッ
トエツチングを行い、コレクタ部、エミッタ部及びバリ
ッド・コンタクト部の酸化膜２Ｂ（ゲート酸化膜を含む
）の開孔を行う。
たように右からコレクタ部、エミッタ部及びバリッド・
コンタクト部の食刻を行ったのち、例えばＨＦ ： Ｎ
Ｈ４Ｆ−１： ６もしくは１：４等の溶液によるウェッ
トエツチングを行い、コレクタ部、エミッタ部及びバリ
ッド・コンタクト部の酸化膜２Ｂ（ゲート酸化膜を含む
）の開孔を行う。
（１）通常のＣＶＤ法により、全面に多結晶シリコン層
３６を２０００〜５０００人堆積したのち、レジスト膜
３５を塗布して高抵抗多結晶シリコン層の部分をカバー
するレジスト膜３５（この膜はシリコン酸化膜でもよい
）を写真食刻法により残したのち、全面にヒ素（Ａｓ）
イオンによるＡｓイオン打込みを６０〜１００ｋｅＶ、
５ Ｘ １０１５〜２ Ｘ １０１６ＣＩ７１−２
の条件で行う。
３６を２０００〜５０００人堆積したのち、レジスト膜
３５を塗布して高抵抗多結晶シリコン層の部分をカバー
するレジスト膜３５（この膜はシリコン酸化膜でもよい
）を写真食刻法により残したのち、全面にヒ素（Ａｓ）
イオンによるＡｓイオン打込みを６０〜１００ｋｅＶ、
５ Ｘ １０１５〜２ Ｘ １０１６ＣＩ７１−２
の条件で行う。
この場合、Ａｓの代りにＰ（リン）を打込んでもよいが
、この工程により多結晶シリコン層３６はレジスト膜３
５の下の部分以外は低抵抗のイ型多結晶シリコン層とな
る。そののち、レジスト膜３５を除去する。
、この工程により多結晶シリコン層３６はレジスト膜３
５の下の部分以外は低抵抗のイ型多結晶シリコン層とな
る。そののち、レジスト膜３５を除去する。
（」）写真食刻法によりに型多結晶シリコン層のエツチ
ングを行い、エミッタ電極２９、コレクタ電極３０．ゲ
ート電極２０及び２０ａ１バリツド・コンタクト用の多
結晶シリコン層３２及び高抵抗多結晶シリコン層３３を
形成する。こののち、Ｎ２雰囲気中で９００〜１０００
℃、２０〜４０分のアニール処理を行い各多結晶シリコ
ン層中のＡｓを拡散させ、エミッタ領域１９、コレクタ
引出し領域１７ａ及びバリッド・コンタクト領域３７を
形成する。この工程により各領域は深さ約０．１〜０．
２−の浅いジャンクション形成が可能である。
ングを行い、エミッタ電極２９、コレクタ電極３０．ゲ
ート電極２０及び２０ａ１バリツド・コンタクト用の多
結晶シリコン層３２及び高抵抗多結晶シリコン層３３を
形成する。こののち、Ｎ２雰囲気中で９００〜１０００
℃、２０〜４０分のアニール処理を行い各多結晶シリコ
ン層中のＡｓを拡散させ、エミッタ領域１９、コレクタ
引出し領域１７ａ及びバリッド・コンタクト領域３７を
形成する。この工程により各領域は深さ約０．１〜０．
２−の浅いジャンクション形成が可能である。
（Ｋ）全面を８００〜１０００℃、約２０分のライト酸
化を行い、各電極及び多結晶シリコン層上に薄い酸化膜
２６ａを形成したのち、写真食刻法によりｎオフセット
領域以外の部分にレジスト膜３５を塗布する。レジスト
膜３５の塗布されないｎ−型オフセット領域に、Ｐ（リ
ン）又はＡｓ （ヒ素）のイオン打込みを行いオフセッ
ト領域２２ａ、２３ａのｎ−型拡散層を形成する。つい
で、レジスト膜３５を除去する。
化を行い、各電極及び多結晶シリコン層上に薄い酸化膜
２６ａを形成したのち、写真食刻法によりｎオフセット
領域以外の部分にレジスト膜３５を塗布する。レジスト
膜３５の塗布されないｎ−型オフセット領域に、Ｐ（リ
ン）又はＡｓ （ヒ素）のイオン打込みを行いオフセッ
ト領域２２ａ、２３ａのｎ−型拡散層を形成する。つい
で、レジスト膜３５を除去する。
（Ｌ）ついで全面に図示しないシリコン酸化膜を堆積し
たのち異方性エツチング（ＲＩ Ｅ）によるエッチバッ
クを行い、イ型多結晶シリコン層の側壁にサイドウオー
ル・スペーサ３１を形成する。なお上記シリコン酸化膜
の代りにＰＳＧ膜又はＢＰＳＧ膜を用いてサイドウオー
ル・スペーサを形成してもよい。
たのち異方性エツチング（ＲＩ Ｅ）によるエッチバッ
クを行い、イ型多結晶シリコン層の側壁にサイドウオー
ル・スペーサ３１を形成する。なお上記シリコン酸化膜
の代りにＰＳＧ膜又はＢＰＳＧ膜を用いてサイドウオー
ル・スペーサを形成してもよい。
（Ｍ）写真食刻法によりＰチャネルＭＯＳ領域及びベー
ス領域以外の部分にレジスト膜３５を堆積したのちＢ（
ボロン）のイオン打込みを行う。なおり（ボロン）の打
込みはフッ化ボロン（ＢＦ２＋）を用いてもよい。
ス領域以外の部分にレジスト膜３５を堆積したのちＢ（
ボロン）のイオン打込みを行う。なおり（ボロン）の打
込みはフッ化ボロン（ＢＦ２＋）を用いてもよい。
（Ｎ）さらに、写真食刻法によりｎチャネルＭＯＳ領域
以外にレジスト膜３５を形成したのち、リン（Ｐ）のイ
オン打込みを行い、レジスト膜３５を除去したのち熱処
理して、〆型拡散層のソース領域２４、ドレイン領域２
５及びｐ十型ベース領域２８と、ヤ型拡散層からなるヤ
型ソース領域２２及びｎ十型ドレイン領域２３を形成す
る。この工程によりｎチャネル間Ｏ３ＦＥＴはＬＤＤ構
造によって形成される。この場合のイオン打込みはＡｓ
＋を使用してもよい。
以外にレジスト膜３５を形成したのち、リン（Ｐ）のイ
オン打込みを行い、レジスト膜３５を除去したのち熱処
理して、〆型拡散層のソース領域２４、ドレイン領域２
５及びｐ十型ベース領域２８と、ヤ型拡散層からなるヤ
型ソース領域２２及びｎ十型ドレイン領域２３を形成す
る。この工程によりｎチャネル間Ｏ３ＦＥＴはＬＤＤ構
造によって形成される。この場合のイオン打込みはＡｓ
＋を使用してもよい。
（０）以上（Ａ）〜（Ｎ）の工程により、第１図に示し
たと同様なこの発明によるＢｉ−ＣＭＯＳ型の半導体装
置の基本部分がこの工程図のように形成される。
たと同様なこの発明によるＢｉ−ＣＭＯＳ型の半導体装
置の基本部分がこの工程図のように形成される。
（Ｐ）以後の工程については詳細説明は省略するが、従
来技術によって第１中間絶縁層３８（第２中間絶縁層３
８ａも含む）を堆積したのち、この中間絶縁層を開口し
て配線層３９や配線電極３９ａなどを形成することによ
り、前述したような効果を有するＢｉ−ＣＭＯＳ型の半
導体装置が形成される。
来技術によって第１中間絶縁層３８（第２中間絶縁層３
８ａも含む）を堆積したのち、この中間絶縁層を開口し
て配線層３９や配線電極３９ａなどを形成することによ
り、前述したような効果を有するＢｉ−ＣＭＯＳ型の半
導体装置が形成される。
なお、上記実施例１．２においては、ｎチャネルＭＯＳ
ＦＥＴをＬＤＤ構造とする場合について説明したが目的
に応じてｐチャネルＭＯＳＦＥＴをＬＤＤ構造としても
その効果が損われることはない。また、場合によっては
ｎ型ウェルを形成しなくてもよい。
ＦＥＴをＬＤＤ構造とする場合について説明したが目的
に応じてｐチャネルＭＯＳＦＥＴをＬＤＤ構造としても
その効果が損われることはない。また、場合によっては
ｎ型ウェルを形成しなくてもよい。
また、以上この発明を実施例にもとづいて具体的に説明
したが、この発明は上記実施例に限定されず、その要旨
を逸脱しない範囲で種々変更可能であることは言うまで
もない。
したが、この発明は上記実施例に限定されず、その要旨
を逸脱しない範囲で種々変更可能であることは言うまで
もない。
［発明の効果］
この発明は以上説明したとおり、この発明による半導体
装置の構造とその製造方法の有する下記のような特徴に
よって、以下に示すような優れた効果が得られる。
装置の構造とその製造方法の有する下記のような特徴に
よって、以下に示すような優れた効果が得られる。
■この発明によるＢｉ−ＭＯＳ型半導体装置の素子分離
構造は、埋込み層とチャネル・ストッパ領域と選択絶縁
膜とから形成されているので素子分離幅を大幅に狭くす
ることができる。このため、素子分離領域の製造工程が
簡易となりコスト安につながるばかりでなく、素子の占
有面積を低減できるため、この面からだけでも著しい高
密度化に寄与する。
構造は、埋込み層とチャネル・ストッパ領域と選択絶縁
膜とから形成されているので素子分離幅を大幅に狭くす
ることができる。このため、素子分離領域の製造工程が
簡易となりコスト安につながるばかりでなく、素子の占
有面積を低減できるため、この面からだけでも著しい高
密度化に寄与する。
■また、素子分離領域の不純物プロファイルは埋込み層
形成工程及びチャネル・ストッパ領域形成工程において
調整により最適化が可能となり、素子間リークのない素
子分離特性に優れている等の効果を有する。
形成工程及びチャネル・ストッパ領域形成工程において
調整により最適化が可能となり、素子間リークのない素
子分離特性に優れている等の効果を有する。
■各素子の電極やメモリ素子として使われるＭＯＳ素子
の高抵抗部分に連結するバリッド・コンタクト用の配線
が多結晶シリコン層の同一層の同一極性を有する一層の
みから形成さる上に、これら多結晶シリコン層の側壁に
サイドウオール・スペーサを有しているため、段差が緩
やかであり、その上に絶縁層を介して形成される配線層
のステップ・カバレージが良好となるというように素子
形成上の不可避的問題点が著しく改良される。
の高抵抗部分に連結するバリッド・コンタクト用の配線
が多結晶シリコン層の同一層の同一極性を有する一層の
みから形成さる上に、これら多結晶シリコン層の側壁に
サイドウオール・スペーサを有しているため、段差が緩
やかであり、その上に絶縁層を介して形成される配線層
のステップ・カバレージが良好となるというように素子
形成上の不可避的問題点が著しく改良される。
この結果、得られた素子は耐エレクトロマイグレーショ
ン性及び耐ストレスマイグレーション性が向上し、素子
の信頼性が大幅に向上する。この点は、とくにＥＣＬ素
子においては電流を多量に流すため配線層の耐エレクト
ロマイグレーション性が問題となる点を考慮すると、重
要な効果ということができる。
ン性及び耐ストレスマイグレーション性が向上し、素子
の信頼性が大幅に向上する。この点は、とくにＥＣＬ素
子においては電流を多量に流すため配線層の耐エレクト
ロマイグレーション性が問題となる点を考慮すると、重
要な効果ということができる。
上記の効果は素子形成上ＡＪ７膜２層以上の多層配線を
実現性を容易ならしめるもので、メモリ素子のワード線
に適用することにより配線遅延を低減し、かつ素子の高
速化に寄与するので高速・高集積・低消費電力のＴＴＬ
版（トランジスタ・トランジスタ・ロジック）ＳＲＡＭ
やＥ ＣＬ版Ｓ ＲＡＭへの応用が可能となる。
実現性を容易ならしめるもので、メモリ素子のワード線
に適用することにより配線遅延を低減し、かつ素子の高
速化に寄与するので高速・高集積・低消費電力のＴＴＬ
版（トランジスタ・トランジスタ・ロジック）ＳＲＡＭ
やＥ ＣＬ版Ｓ ＲＡＭへの応用が可能となる。
■多結晶シリコンエミッタ構造のバイポーラトランジス
タとバリッド・コンタクト構造とそれにつづく高抵抗と
を同時に実現できる構成とその製造方法により素子の高
集積化・高速化・低消費電力化を達成することが・可能
となり、高抵抗を必要とする高速ロジック及びメモリ素
子への適用が容易となる。
タとバリッド・コンタクト構造とそれにつづく高抵抗と
を同時に実現できる構成とその製造方法により素子の高
集積化・高速化・低消費電力化を達成することが・可能
となり、高抵抗を必要とする高速ロジック及びメモリ素
子への適用が容易となる。
第１図はこの発明の一実施例を示すＢ １−ＣＭｏ５型
の半導体装置の要部断面説明図、第２図（Ａ）〜（Ｐ）
はこの発明の一実施例を示すＢｉ−ＣＭＯＳ型半導体装
置の製造方法を示す工程図である。 第１図及び第２図において、１０はｐ型半導体基板（第
１導電型の基板）、１１はｎ型埋込み層、１２はｐ十型
埋込み層（第１導電型の第１の半導体領域）、１３はｎ
型エピタキシャル層（第２導電型の半導体層） 、１３
ａはｎ型ウェル、１４はｐ型ウェル、１５は〆型チャネ
ル・ストッパ領域（第１導電型の第２の半導体領域）、
１６はフィールド酸化膜（選択絶縁膜）、１７はヤ型コ
レクタ拡散層（コレクタ引出し領域） 、１７ａはコレ
クタ形成領域、１８はｐ型ベース領域、１９はに型エミ
ッタ領域、２０．２０ａはゲート電極（ｎ中型多結晶シ
リコン）、２１はゲート酸化膜、２２はｎ十型ソース領
域、２２ａ、２３ａは１のオフセット領域、２３はに型
ドレイン領域、２４はｐ十型ソース領域、２５はｐ十型
ドレイン領域、２８はライト酸化膜（ゲート酸化膜を含
む） 、２８ａはライト酸化膜、２８はｐ十型ベース領
域、２９はエミッタ電極（ｎ＋型型詰結晶シリコン、３
０はコレクタ電極（ｎ＋型型詰結晶シリコン、３１はサ
イドウオールψスペーサ、３２はバリッド・コンタクト
用の低抵抗多結晶シリコン層（ｒｌ＋型）、３３は高抵
抗多結晶シリコン層（ドープなし） 、３４．３５はレ
ジスト膜、３Ｂは多結晶シリコン層（ドープなし）、３
７はバリッド・コンタクト部、３８は第１中間絶縁層、
３８ａは第２中間絶縁層、３９は配線層、３９ａは配線
電極である。
の半導体装置の要部断面説明図、第２図（Ａ）〜（Ｐ）
はこの発明の一実施例を示すＢｉ−ＣＭＯＳ型半導体装
置の製造方法を示す工程図である。 第１図及び第２図において、１０はｐ型半導体基板（第
１導電型の基板）、１１はｎ型埋込み層、１２はｐ十型
埋込み層（第１導電型の第１の半導体領域）、１３はｎ
型エピタキシャル層（第２導電型の半導体層） 、１３
ａはｎ型ウェル、１４はｐ型ウェル、１５は〆型チャネ
ル・ストッパ領域（第１導電型の第２の半導体領域）、
１６はフィールド酸化膜（選択絶縁膜）、１７はヤ型コ
レクタ拡散層（コレクタ引出し領域） 、１７ａはコレ
クタ形成領域、１８はｐ型ベース領域、１９はに型エミ
ッタ領域、２０．２０ａはゲート電極（ｎ中型多結晶シ
リコン）、２１はゲート酸化膜、２２はｎ十型ソース領
域、２２ａ、２３ａは１のオフセット領域、２３はに型
ドレイン領域、２４はｐ十型ソース領域、２５はｐ十型
ドレイン領域、２８はライト酸化膜（ゲート酸化膜を含
む） 、２８ａはライト酸化膜、２８はｐ十型ベース領
域、２９はエミッタ電極（ｎ＋型型詰結晶シリコン、３
０はコレクタ電極（ｎ＋型型詰結晶シリコン、３１はサ
イドウオールψスペーサ、３２はバリッド・コンタクト
用の低抵抗多結晶シリコン層（ｒｌ＋型）、３３は高抵
抗多結晶シリコン層（ドープなし） 、３４．３５はレ
ジスト膜、３Ｂは多結晶シリコン層（ドープなし）、３
７はバリッド・コンタクト部、３８は第１中間絶縁層、
３８ａは第２中間絶縁層、３９は配線層、３９ａは配線
電極である。
Claims (4)
- （１）半導体基板の一主面にバイポーラ素子とＭＯＳ素
子とを具備するＢｉ−ＭＯＳ型の半導体装置において、 第１導電型の上記基板内に形成された第１導電型の第１
半導体領域と、上記基板表面に形成された第２導電型の
半導体層内に形成され底部が上記第１半導体領域に接触
する第１導電型の第２半導体領域と、この第２半導体領
域上に形成された選択絶縁層とからなる素子分離領域を
有し、 前記バイポーラ素子に形成されたエミッタ電極とコレク
タ電極とのうち少くともどちらか一方の電極と、前記Ｍ
ＯＳ素子に形成されたゲート電極と、上記ＭＯＳ素子の
うちの一素子からバリッド・コンタクトにより形成され
た低抵抗多結晶シリコン層と、この低抵抗多結晶シリコ
ン層に連続され高抵抗多結晶シリコン層により形成され
た高抵抗の部分とが、同一の層形成によって形成された
多結晶シリコン層から形成されたものであることを特徴
とする半導体装置。 - （２）半導体基板の一主面にバイポーラ素子とＭＯＳ素
子とを具備するＢｉ−ＭＯＳ型の半導体装置の製造方法
において、 第１導電型の上記基板内に第１導電型の第１半導体領域
を形成し、前記基板表面に形成された第２導電型の半導
体層内に第１導電型の第２半導体領域を形成したのち、
この第２半導体領域上に選択的に酸化絶縁層を形成する
ことにより、上記第２半導体層の底部が第１半導体層に
接触するような素子分離領域を形成する工程と、 この素子分離領域に囲まれた素子形成領域に絶縁層を形
成したのち、エミッタ領域及びコレクタ引出し領域のた
めの開孔と、バリッド・コンタクトの開孔を同時に行う
工程と、 エミッタ電極とコレクタ電極とのうち少くともどちらか
一方の電極と前記ＭＯＳ素子のゲート電極と高抵抗領域
を形成する多結晶シリコン層を同一の成長及び加工工程
によって形成する工程と、この多結晶シリコン層からの
不純物拡散によりエミッタ領域及びコレクタ引出し領域
及びバリッド・コンタクト領域を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - （３）コレクタ引出し領域に接続するコレクタ電極は金
属膜であることを特徴とする請求項１記載の半導体装置
。 - （４）コレクタ引出し領域に接続するコレクタ電極は金
属膜を用いて形成することを特徴とする請求項２記載の
半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111421A JPH01282857A (ja) | 1988-05-10 | 1988-05-10 | 半導体装置及びその製造方法 |
| DE68924366T DE68924366T2 (de) | 1988-05-10 | 1989-04-06 | Verfahren zur Herstellung einer Halbleitervorrichtung. |
| EP89303391A EP0341821B1 (en) | 1988-05-10 | 1989-04-06 | Method of manufacturing a semiconductor device |
| KR1019890006111A KR930008983B1 (ko) | 1988-05-10 | 1989-05-08 | 반도체 장치 및 그 제조 방법 |
| US07/499,906 US5059549A (en) | 1988-05-10 | 1990-03-27 | Method of manufacturing a bi-mos device with a polycrystalline resistor |
| US07/975,129 US5336911A (en) | 1988-05-10 | 1992-11-12 | Semiconductor device |
| HK30297A HK30297A (en) | 1988-05-10 | 1997-03-13 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111421A JPH01282857A (ja) | 1988-05-10 | 1988-05-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01282857A true JPH01282857A (ja) | 1989-11-14 |
Family
ID=14560749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63111421A Pending JPH01282857A (ja) | 1988-05-10 | 1988-05-10 | 半導体装置及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5059549A (ja) |
| EP (1) | EP0341821B1 (ja) |
| JP (1) | JPH01282857A (ja) |
| KR (1) | KR930008983B1 (ja) |
| DE (1) | DE68924366T2 (ja) |
| HK (1) | HK30297A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897226A (ja) * | 1994-09-26 | 1996-04-12 | Nec Corp | Ｐｎｐトランジスタ、半導体集積回路、半導体装置の製造方法及び半導体集積回路の製造方法 |
Families Citing this family (28)
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|---|---|---|---|---|
| JPH0348459A (ja) * | 1989-04-26 | 1991-03-01 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US5124271A (en) * | 1990-06-20 | 1992-06-23 | Texas Instruments Incorporated | Process for fabricating a BiCMOS integrated circuit |
| US5281544A (en) * | 1990-07-23 | 1994-01-25 | Seiko Epson Corporation | Method of manufacturing planar type polar transistors and combination bipolar/MIS type transistors |
| JP2825169B2 (ja) * | 1990-09-17 | 1998-11-18 | キヤノン株式会社 | 半導体装置 |
| US5387811A (en) * | 1991-01-25 | 1995-02-07 | Nec Corporation | Composite semiconductor device with a particular bipolar structure |
| JP2950009B2 (ja) * | 1992-02-26 | 1999-09-20 | 日本電気株式会社 | ＢｉＣＭＯＳ集積回路装置及びその製造方法 |
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| KR940018967A (ko) * | 1993-01-30 | 1994-08-19 | 오가 노리오 | 반도체장치 및 그 제조방법 |
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| US6849495B2 (en) * | 2003-02-28 | 2005-02-01 | Infineon Technologies Ag | Selective silicidation scheme for memory devices |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| WO2012086121A1 (ja) * | 2010-12-21 | 2012-06-28 | コニカミノルタエムジー株式会社 | 金属格子の製造方法ならびに該製造方法によって製造された金属格子およびこの金属格子を用いたｘ線撮像装置 |
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1988
- 1988-05-10 JP JP63111421A patent/JPH01282857A/ja active Pending
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1989
- 1989-04-06 EP EP89303391A patent/EP0341821B1/en not_active Expired - Lifetime
- 1989-04-06 DE DE68924366T patent/DE68924366T2/de not_active Expired - Fee Related
- 1989-05-08 KR KR1019890006111A patent/KR930008983B1/ko not_active IP Right Cessation
-
1990
- 1990-03-27 US US07/499,906 patent/US5059549A/en not_active Expired - Lifetime
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1997
- 1997-03-13 HK HK30297A patent/HK30297A/xx not_active IP Right Cessation
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| DE68924366D1 (de) | 1995-11-02 |
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