DE68924366T2 - Verfahren zur Herstellung einer Halbleitervorrichtung. - Google Patents

Verfahren zur Herstellung einer Halbleitervorrichtung.

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Description

    HINTERGRUND DER ERFINDUNG
  • Die Erfindung bezieht sich auf eine Halbleiteranordnung und auf ein Verfahren zum Herstellen derselben, und insbesondere auf eine Bi-MOS-Halbleiteranordnung, die für ein ECL SCRAM (emitter-coupled logic static random access memory) und dergl. verwendet werden kann, sowie auf ein Herstellungsverfahren hierfür.
  • Infolge der Entwicklung von integrierten Halbleiterschaltanordnungen mit stärkerer Integration kam die Ausbildung von Diffusionsschichten durch Selbstausrichtverfahren derart in Gebrauch, daß unter Ausnützung seiner Vorteile polykristallines Silicium für die Gate-Elektroden und die Verdrahtung von Elektroden bei der Ausbildung von beispielsweise Bi- CMOS-Anordnungen verwendet worden ist.
  • Die folgenden Veröffentlichungen geben Beispiele an, in welchen (eine) polykristalline Siliciumscliicht(en) mit niedrigem spezifischem Widerstand für die Ausbildung der Gate- Elektroden von MOS-Anordnungen sowie die Emitter- und Kollektorelektroden einer bipolaren Anordnung in einer Bi-MOS-Anordnung verwendet worden ist bzw. sind.
  • Literaturstelle 1: Japanische patent-Offenlegungsschrift Nr. 55-157257
  • Literaturstelle 2: Japanische patent-Offenlegungsschrift Nr. 58-222556
  • Literaturstelle 3: Japanische patent-Offenlegungsschrift Nr. 60-38856
  • Literaturstelle 4: IEEE JOURNAL OF SOLID-STATE CIRCUIT, Band SC-21, Nr.5, S.681-S.684, 1986; "13-ns, 500-mW, 64-Kbit ECL RAM Using HI-BICMOS Technology"
  • Literaturstelle 5: Extended Abstracts of 18th Conference on Solid State devices and materials, Tokyo, 1986, S.329 - S.322, "A 7 ns/350mW 16 Kb HI-BICMOS Static RAM".
  • Während in der oben erwähnten Literatur die polykristalline Siliciumschicht bei der Ausbildung der Gate-Elektroden, der Verdrahtung unter Verwendung eines begrabenen Kontakts, des mit dieser Verdrahtung in einer CMOS-Anordnung verbundenen hohen Widerstands und der Elektroden, insbesondere der Emitterelektrode eines bipolaren Transistors verwendet wird, wobei die polykristalline Siliciumschicht sich insbesondere direkt auf den Aufbau der vorliegenden Erfindung bezieht, beschreiben die Literaturstellen 1 und 2 Bi-CMOS-Anordnungen von der Art, welche unter Verwendung einer einschichtigen Art von polykristalliner Siliciumschicht gebildet werden, die aus einer und der gleichen Schicht besteht. Andererseits sind die Literaturstellen 3 bis 5 auf Bi-CMOS-Anordnungen gerichtet, die unter Verwendung von zwei Schichten des polykristallinen Siliciums ausgebildet werden, wobei ihre Verwendung für ECL-SRAMs beschrieben wird.
  • Es ist aus diesen Literaturstellen mit den Bi-CMOS-Anordnungen ersichtlich, daß eine der Anordnungen des CMOS, z.B. die n-MOS, als Speicheranordnung oder Speicherzelle eines SRAM verwendet wird, und daß n-MOS, p-MOS und bipolare Anordnungen als periphere Schaltanordnungen des SRAM verwendet werden. In diesem Fall gab es kein Beispiel, in welchem der Lastwiderstand gebildet wird, indem er in wenigstens die erste Schicht aus polykristallinem Silicium eingebracht wird, wenn die Speicheranordnung in der Form einer Zelle mit hoher Widerstandsbelastung verwendet wird. Mit anderen Worten, in den erwähnten Literaturstellen ist die gegenwärtige Situation so, daß der hohe, als Last dienende Widerstand in der die zweite Schicht bildenden Verdrahtungsschicht gebildet ist, d.h., er ist durch eine sogenannte übereinandergeschichtete Struktur (stacked structure) gebildet.
  • Bei dieser bekannten integrierten Bi-MOS-Schaltanordnung bestand insbesondere zur Erzielung eines hohen Integrationswertes bei Verwendung solcher Anordnungen als SRAM der Haupttrend darin, daß Speicheranordnungen aus Zellen vom Widerstandslasttyp statt vom vollen CMOS-Typ oder Verarmungstransistor-Lasttyp (n-MOS-E/D-Typ) bestanden. Jedoch gibt es gegenwärtig keine solche Anordnung, die eine polykristalline Siliciumschicht mit hohem spezifischem Widerstand enthält, welche aus einer Einzelschicht von polykristallinem Silicium besteht.
  • Während ferner ein Mehrschichtaufbau aus polykristallinem Silicium zur Erzielung eines hohen Integrationsgrades des planaren Typs wirkungsvoll ist, bringt sein Herstellungsverfahren eine komplizierte Entwicklung von Stufen mit sich, und die Stufen werden scharf, woraus eine verschlechterte Stufenabdeckung für die Leitungsschichten entsteht und sich daraus Probleme im Hinblick auf die Leitungszuverlässigkeit ergeben, wie Ionenwanderung oder Belastungswanderung. Zusätzlich werden die Kosten durch die komplizierten Herstellungsstufen unvermeidlich erhöht und daher stellt die Vereinfachung der Herstellungstufen ein großes Problem dar.
  • Aus den Patent Abstracts of Japan 9 (277), (E-355) [2000] ist es bekannt, eine Bi-CMOS-Halbleiteranordnung mit einer Anzahl von Teilisolierbereichen zu schaffen, die jeweils einen ersten p-Halbleiterbereich, der in einem p-Halbleitersubstrat ausgebildet ist, und eine dicke Isolierschicht enthält, welche auf dem ersten Halbleiterbereich ausgebildet ist.
  • Die veröffentlichte Europäische Patentanmeldung Nr. EP-A-0263756 beschreibt ein Verfahren zum Herstellen bipolarer und komplementärer Feldeffekttransistoren in einer integrierten Schaltung, in der eine einzige Polysiliciumschicht zur Bildung von Emitter-, Gate- und Widerstandsbereichen verwendet wird. Die so ausgebildeten Bereiche können sodann einer selektiven epitaxialen Aufbringung von Silicium unterzogen werden.
  • In Technical Digest of the International Electron Devices Meeting (1987), Seiten 841-3, ist eine Bi-CMOS-Anordnung beschrieben, in der eine getrennte Ausbildung von p- und n-Wannen sowie von begrabenen Schichten vorgesehen ist.
  • Keines dieser Dokumente beschreibt jedoch ein Verfahren zur Ausbildung eines integrierten Polysilicium-Widerstandes auf einer Feldoxidschicht, die direkt mit einem begrabenen Anschluß einer MOS-Anordnung verbunden ist.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die Erfindung ist in Anbetracht der oben geschilderten Probleme gemacht worden, und es ist ein Ziel der Erfindung, ein Verfahren zum Herstellen einer solchen Bi-MOS-Anordnung zu schaffen, welches eine verminderte Anzahl von Bearbeitungsschritten erfordert.
  • Demgemäß schafft die Erfindung ein Verfahren zum Herstellen einer Bi-MOS-Halbleiteranordnung mit einer bipolaren Anordnung und einer Anzahl von MOS-Anordnungen, die jeweils in Anordnungsbereichen (Qn,Qp,Qb) in einer Hauptfläche eines Halbleitersubstrats von einem ersten Leitfähigkeitstyp ausgebildet sind, welches die folgenden Schritte umfaßt:
  • Ausbilden einer Anzahl von Teilisolierbereichen (Qnp,Qbp) zwischen den Anordnungsbereichen, deren jeder dadurch gebildet wird, daß im Halbleitersubstrat zwischen eingesenkten oder begrabenen Bereichen (11) der Anordnungsbereiche ein erster Halbleiterbereich (12) des ersten Leitfähigkeitstyps ausgebildet wird,
  • Ausbilden einer Epitaxialschicht (13) des zweiten Leitfähigkeitstyps auf der Substratoberfläche und Ausbilden von Wannen (13a,14) oberhalb der begrabenen Bereiche (11) zur Bildung der Anordnungsbereiche,
  • Ausbilden eines zweiten Halbleiterbereichs (15) des ersten Leitfähigkeitstyps in der Epitaxialschicht (13), welcher den ersten Halbleiterbereich (12) berührt, und selektives Ausbilden einer dicken Isolierschicht (16) auf dem zweiten Halbleiterbereich (15);
  • Ausbilden einer dünnen Isolierschicht (26) auf den Anordnungsbereichen, Ausbilden von Basis- und Kollektorbereichen der bipolaren Anordnung und sodann gleichzeitiges Ausbilden von Öffnungen in der dünnen Isolierschicht (26) für einen Emitterbereich der bipolaren Anordnung sowie einer Öffnung für einen begrabenen Kontakt zur Source oder Drain einer der MOS-Anordnungen;
  • Aufbringen einer polykristallinen Polysiliciumschicht (36) auf das Substrat und Mustern der polykristallinen Siliciumschicht, um eine Emitterelektrode der bipolaren Anordnung, Gate-Elektroden der MOS-Anordnungen, eine mit dem begrabenen Kontakt verbundene Schicht niedrigen spezifischen Widerstands sowie einen Teil hohen spezifischen Widerstands zu bilden, der auf einem Feldoxidbereich nahe der einen MOS-Anordnung ausgebildet und direkt mit der Schicht niedrigen spezifischen Widerstands verbunden ist, und
  • Diffundieren einer Verunreinigung aus der polykristallinen Siliciumschicht zum Bilden des Emitterbereichs und des begrabenen Kontaktbereichs.
  • Es wird bemerkt, daß das Verfahren derart durchgeführt werden kann, daß von den oben erwähnten Elektroden die Kollektorelektrode durch eine Metallschicht, wie eine Aluminium(Al)- Legierung, statt der polykristallinen Siliciumschicht in einem getrennten Schritt gebildet wird.
  • Erfindungsgemäß können infolge der Tatsache, daß ein p-Kanalsperrbereich in einer expitaxialen Schicht auf einer begrabenen oder eingesenkten p&spplus;-Schicht durch den Teilisolierbereich-Herstellungsschritt gebildet wird, die Ausbildung des Teilisolierbereichs einschließlich der begrabenen p&spplus;- Schicht, die Kanalsperrschicht und die dicke Isolierschicht, wie eine lokale Oxidationsschicht, unabhängig von der Ausbildung einer p-Wanne ausgebildet werden, und daher kann die Teilisolierbreite auf eine vorbestimmte Größe reduziert werden, ohne die Diffusionslänge für die seitliche Richtung des p-Wannenbereichs irgendwie zu berücksichtigen. Ferner entsteht infolge der Tatsache, daß die Elektroden eines bipolaren Transistors und von MOS-Anordnungen, eine polykristalline Siliciumschicht mit niedrigem spezifischen Widerstand für den begrabenen Kontakt und ein mit der ersteren Schicht verbundener Bereich mit hohem spezifischem Widerstand aus einer und der gleichen Schicht bestehenden polykristallinen Siliciumschicht gebildet werden, die Wirkung, daß der Schritt einer besonderen Ausbildung des Bereichs mit hohem spezifischem Widerstand durch eine eine zweite Schicht bildende polykristalline Siliciumschicht entfällt. Außerdem können die diese Elektroden enthaltenden Verdrahtungs- oder Leitungsschichten aus der poylkristallinen Siliciumschicht einer und der gleichen Schicht gebildet werden, und daher können die Stufenabdeckung der Verdrahtungsschichten nachteilig beeinflussende Faktoren vom Standpunkt der Herstellung aus minmal gemacht werden.
    • KURZE BESCHREIBUNG DER FIGUREN
  • Fig.1 ist eine schematische Darstellung, welche den Hauptteil einer durch das erf indungsgemäße Verfahren hergestellten Bi-CMOS-Halbleiteranordnung zeigt.
  • Figuren 2(A) bis (P) zeigen ein Ablaufdiagramm in Form von schematischen Schnittdarstellungen, welche eine Ausführungsform eines erfindungsgemäßen Verfahrens zur Herstellung einer Bi-CMOS-Halbleiteranordnung darstellen.
  • Fig.3 ist eine schematische Schnittdarstellung, welche einen Aufbau zeigt, der für einen schnellen Betrieb (high speed operation) der in Fig.1 gezeigten Bi-CMOS-Halbleiteranorndung geeignet ist.
  • Fig.4 ist eine Schnittdarstellung, welche eine Stufe der Herstellungsschritte der in Fig.3 gezeigten Anordnung wiedergibt.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Eine Bi-MOS-Halbleiteranordnung und Ausführungsformen eines Verfahrens zum Herstellen derselben gemäß der Erfindung werden nun mit Bezugnahme auf die Figuren beschrieben. Ein Bi-CMOS-Transistor, der eine Hybridanordnung darstellt, welche eine bipolare Anordnung und eine komplementäre MOS(CMOS)-Anordnung kombiniert, wird beispielhaft beschrieben.
  • Fig.1 ist eine schematische Schnittdarstellung, welche den Hauptteil einer Bi-CMOS-Halbleiteranordnung zeigt. Diese Bi-CMOS-Anordnung umfaßt einen bipolaren Transistor Qb, einen n-Kanal-MOSFET Qn und einen p-Kanal-MOSFET Qp (ein CMQS wird durch Qn und Qp gebildet), die auf dem gleichen p-Halbleitersubstrat 10 so ausgebildet werden, daß sie ihre richtige Lage erhalten. Es wird bemerkt, daß die Symbole Qbp und Qnp jeweils die Teilisolierbereiche zwischen Qb und Qp und zwischen Qp und Qn bezeichnen, Qc ist eine polykristalline Siliciumschicht, welche einen Widerstandsschichtabschnitt als Last bildet, der mit der Verdrahtung eines begrabenen Kontakts verbunden ist. Daher ist der Aufbau der Fig.1 geeignet für ein aus einer Bi-CMOS-Anordnung bestehendes ECL SRAM, d.h. einer integrierten Schaltung, die z.B. Speicherzellen aufweist, deren jede aus einem n-MOS des Hochwiderstands-Lasttyps sowie aus peripheren Schaltungen besteht, die aus bipolaren Transistoren oder Bi-CMOS-Anordnungen zusammengesetzt sind.
  • Der bipolare Transistor Qb hat einen n-p-n-Aufbau und wird in einer n-Wanne 13a gebildet, die in einer epitaxialen n- Schicht 13 ausgebildet ist. Die n-Wanne 13a bildet einen Kollektorbereich, und eine begrabene n&spplus;-Schicht 11 wird unterhalb derselben ausgebildet. Ferner werden ein p-Basisbereich 18 und ein p&spplus;-Basisbereich 28 in der n-Wanne 13a gebildet, und ein n&spplus;-Emitterbereich 19 wird im Basisbereich 18 gebildet. Ferner wird eine n&spplus;-Kollektordiffusionsschicht 17, die eine begrabene n&spplus;-Schicht 11 erreicht, in einem anderen Teil der n-Wanne 13a gebildet. Sodann wird eine aus einer polykristallinen Siliciumschicht bestehende Emitterelektrode 29 durch die Öffnung oder über den n&spplus;-Emitterbereich 19 gebildet, und eine Kollektorelektrode 30 wird in gleicher Weise auf der n&spplus;-Kollektordiffusionsschicht 17 gebildet. Die Kollektorelektrode 30 wird zwar durch die polykristalline Siliciumschicht gebildet, sie kann jedoch auch durch eine Metallschicht, wie eine mehrschichtige Struktur von Al, Al-Si, Al-Cu oder Al-Si-Cu (ein Barrierenmetall und Al oder dergleichen) je nach Erfordernis gebildet werden.
  • Andererseits wird der p-Kanal-MOSFET Qp in einer weiteren n-Wanne 13 auf einer weiteren begrabenen n&spplus;-Schicht 11 gebildet. Eine Gate-Elektrode 20, eine Gate-Oxidationsschicht 21, ein p&spplus;-Sourcebereich 24 und ein p&spplus;-Drainbereich 25 werden in der n-Wanne 13a gebildet.
  • Ferner wird der n-Kanal-MOSFET Qn in einer p-Wanne 14 auf einer begrabenen p&spplus;-Schicht 12 gebildet. Ein p&spplus;-Kanal-Sperrbereich 15 wird rings um die p-Wanne 14 gebildet. Ferner werden eine Gate-Elektrode 20a, die Gate-Oxidationsschicht 21, ein n&spplus;-Sourcebereich 22 und ein n&spplus;-Drainbereich 23 in der p-Wanne 14 gebildet. Es wird beinerkt, daß der n-Kanal-MOSFET Qn eine LDD(lightly doped drain)-Struktur einschließlich der n&supmin;-Diffusionsschichten 22a und 23a besitzt.
  • Andererseits wird in der Widerstandsschicht Qc dieser Ausführungsform eine Last mit hohem spezifischem Widerstand durch eine polykristalline Siliciumschicht 33 mit hohem spezifischem Widerstand derart gebildet, daß sie eine Feldoxidationsschicht 16 abdeckt und mit einer polykristallinen Siliciumschicht 32 mit niedrigem spezifischem Widerstand angrenzend an einen Teil des n&spplus;-Sourcebereichs 22 oder des n&spplus;Drainbereichs 23 verbunden ist. Es wird bemerkt, daß die polykristallinen Siliciumschichten 32 und 33 zusammen mit der Emitterelektrode 29 (einschließlich der Kollektorelektrode 30, wenn erforderlich) und der Gate-Elektroden 20 und 20a im gleichen Verfahrensschritt ausgebildet werden.
  • Wie in den Figuren gezeigt, werden Seitenwandabstandshalter 31 an den Seitenwänden der Emitterelektrode 29, der Kollektorelektrode 30 und der Gate-Elektroden 20 und 20a und der polykristallinen Siliciumschicht 32 mit niedrigem spezifischen Widerstand ausgebildet.
  • Nachdem der Aufbau des Bi-CMOS beschrieben worden ist, wird der Aufbau der Teilisolierbereiche Qbp und Qnp nunmehr beschrieben. Der Teilisolierbereich Qbp zwischen dem bipolaren Transistor Qb und dem p-Kanal-MOSFET Qp besteht aus einer begrabenen p&spplus;-Schicht 12, wobei ein p&spplus;-Kanal-Sperrbereich 15 auf der begrabenen p&spplus;-Schicht 12 gleichzeitig mit dem p&spplus;-Kanal-Sperrbereich 15 rings um die p-Wanne 14 des n-Kanal-MOSFETs Qn und einer Feldoxidationsschicht 16 ausgebildet wird. Dieser Aufbau wird auch bei dem Teilisolierbereich zwischen dem n-Kanal-MOSFET Qn und dem p-Kanal- MOSFET Qp sowie bei dem Teilisolierbereich (nicht gezeigt) zwischen den bipolaren Transistoren vorgesehen.
  • Nachdem der Aufbau der Bi-CMOS-Anordnung beschrieben worden ist, ist ihre Wirkungsweise dem Fachmann bekannt und muß nicht beschrieben werden. Die Anordnungsmerkmale und dergleichen des oben beschriebenen Aufbaus werden folgendermaßen aufgezählt:
  • (a) Der Teilisolieraufbau, in der Form der begrabenen p&spplus;- Schicht/des p&spplus;-Sperrbereichs/der LOCOS-Struktur ermöglicht es, Teilisolierbereiche unabhängig von dem Herstellungsschritt einer p-Wanne 14 zu bilden, so daß keine Notwendigkeit besteht, die Diffusionslänge der Wanne bezüglich der seitlichen Richtung zu berücksichtigen, und so kann die Teilisolierbreite verringert werden.
  • Zusätzlich können die Verunreinigungsprofile in den Teilisolierbereichen gemäß des oben beschriebenen Aufbaus im Verlauf des Herstellungsschritts der begrabenen p&spplus;-Schichten 12 und des Herstellungsschritts der p&spplus;-Kanal-Sperrbereiche 15 geeignet eingestellt werden, so daß durch Optimierung dieser Verunreinigungsprofile es möglich wird, die Teilisolierbreite auf einen Wert nahe der Teilisolierbreite einer bipolaren integrierten Schaltungsanordnung mit dem gewöhnlichen isoplanaren Aufbau zu reduzieren, und dadurch den von der Anordnung eingenommenen Raum stark zu verkleinern und eine integrierte Halbleiterschaltung mit hohem Integrationsgrad zu schaffen.
  • (b) Da die Emitterelektrode (je nach Erfordernis einschließlich der Kollektorelektrode) eines bipolaren Transistors, eine polykristalline n&spplus;-Siliciumschicht (ein und die gleiche Schicht der gleichen Polarität), welche die Gate-Elektroden und den begrabenen Kontakt eines CMOSFETs bildet, und eine nicht dotierte polykristalline Siliciumschicht für einen hohen Widerstand, welche kontinuierlich an der polykristallinen Siliciumschicht für den begrabenen Kontakt auszubilden ist, alle in einer und der gleichen Schicht einer polykristallinen Siliciumschicht gebildet werden, können alle durch eine polykristalline Siliciumschicht gebildet werden, welche nur eine erste Schicht darstellt, wodurch die Herstellungsschritte verringert werden.
  • (c) Da die Seitenwandabstandshalter an den Seitenwänden der Elektroden oder der Verdrahtung der oben erwähnten polykristallinen Schicht ausschließlich der Schicht mit hohem spezifischem Widerstand, insbesondere im Fall eines n-Kanal- MOS, vorgesehen werden, wird die LDD-Struktur angewendet, um die Immunität gegen heiße Elektronen infolge der steigenden Feinheit zu verbessern. (In diesem Fall besteht keine nachteilige Wirkung, auch wenn der p-Kanal-MOS so ausgelegt ist, daß er die LDD-Struktur besitzt, wenn erforderlich). Dies ergibt die Wirkung, daß, da die Stufen der polykristallinen Siliciumschicht durch die Seitenwandabstandshalter sanft gemacht wurden, die Stufenabdeckung der auf der polykristallinen Siliciumschicht durch die Isolierschichten gebildeten Leitungs- oder Verdrahtungsschichten verbessert ist, und die Zuverlässigkeit der Verdrahtungsschichten, wie die Beständigkeit gegen Elektronenwanderungswiderstand und Belastungswanderungswiderstand, verbessert sind. Infolgedessen kann der den Verdrahtungsschichten zugeführte zulässige Strom auch im Fall einer ECL-Anordnung, in der ein starker Strom fließen kann, erhöht werden. Darüberhinaus kann die Verwendung einer Mehrschichtstruktur (z.B. einer doppelten Al-Schichtstruktur) für die Verdrahtungsschicht leicht verwirklicht werden, so daß durch Anwendung einer solchen Struktur auf Wortleitungen oder dergleichen es möglich wird, die Leitungsverzögerung zu verringern und einen Betrieb der Anordnung mit höherer Geschwindigkeit zu ermöglichen.
  • Es wird bemerkt, daß zwar der Kollektorableitungsteil, d.h. die Kollektorelektrode, aus einer Metallelektrode, wie einer Al-Elektrode bestehen kann, daß jedoch ihre Herstellung aus polykristallinem Silicium zur Erzielung eines hohen Integrationsgrades bevorzugt wird.
  • In diesem Fall wird der gewählte Oxidationsfilm für einen Abschnitt der Teilisolierbereiche verwendet. Statt dieses gewählten Oxidationsfilms kann jedoch auch eine Struktur verwendet werden, in welcher ein Graben im Substrat gebildet wird, damit das Isoliermaterial in denselben eindringen kann. Dies kann gut so lang angewendet werden, wie die dicke Isolierschicht ist. Dies gilt auch für den Fall der Ausführungsform 1 und der Anordnung gemäß Fig.3.
    • Ausführungsform 1
  • Figuren 2(A) bis (P) sind Schrittdarstellungen, welche ein Verfahren zur Herstellung der erfindungsgemäßen Bi-CMOS-Halbleiteranordnung zeigen. Die Schritte und Ausbildungsbedingungen der Schrittdarstellungen (A) bis (P) werden in dieser Reihenfolge beschrieben. Es wird bemerkt, daß in den Figuren die Teile, die ihren Gegenstücken in der Anordnung gemäß Fig.1 gleich oder äquivalent sind, mit den gleichen Bezugszeichen und Symbolen bezeichnet sind.
  • (A) Die Vergrabediffusion einer n&spplus;-Verunreinigung, z.B. As (Arsen), Sb (Antimon) oder P (Phosphor), und die Vergrabediffusion einer p&spplus;-Verunreinigung, z.B. B (Bor), in einem p-Halbleitersubstrat 10 wird zuerst durchgeführt, um begrabene n&spplus;-Schichten 11 und begrabene p&spplus;-Schichten 12 in der gewünschten Anordnung zu bilden, und sodann wird eine epitaxiale n-Schicht 13 durch epitaxiales Aufwachsen gebildet. Die Schichtdicke der epitaxialen n-Schicht 13 beträgt beispielsweise 0,5 bis 3 um, und die Verunreinigungskonzentration beträgt beispielsweise 5 x 10¹&sup4; bis 5 x 10 ¹&sup6;cm&supmin;³. Hierbei werden die begrabenen n+ Schichten 11 unter dem Bereich der bipolaren Anordnung und den Bereichen der p-MOSFET-Anordnung, und die begrabenen p&spplus;- Schichten 12 unter dem n-Kanal-MOSFET-Anordnungsbereich und den Teilisolierbereichen ausgebildet.
  • (B) Nach dem Ätzen einer Öffnung in einer Resistschicht wird sodann eine Borverunreinigung durch Ionenimplantation in die epitaxiale n&spplus;-Schicht 13 des den n-KanaIMOSFET bildenden Bereichs oberhalb dem p&spplus; eingeführt, welches durch eine leichte Oxidationsschicht (nicht gezeigt) auf der Oberfläche des Substrats 10 vergraben ist.
  • Nach dem Entfernen der Resistschicht, die nicht gezeigt ist, wird sodann eine Phosphorverunreinigung durch Ionenimplantation in der gleichen Weise oberhalb der begrabenen n&spplus;- Schicht 11 in die Bereiche des p-Kanal-MOSFETs und die die bipolare Anordnung bildenden Bereiche eingeführt. Nach Entfernung der Resistschicht werden Eintreibdiffusionen durchgeführt, wodurch eine p-Wanne 14 bzw. n-Wannen 13a gebildet werden. Sodann wird die leichte Oxidationsschicht entfernt, und dieser Zustand ist in der Figur dargestellt.
  • (C) Nachdem wiederum eine leichte Oxidationsschicht 26 über der ganzen Fläche ausgebildet worden ist, wird eine Siliciumnitridschicht 27 auf der die jeweiligen Bereiche bildenden Anordnung selektiv geformt, und die Ionenimplantation und Eintreibdiffusion von Bor werden durch Verwendung einer (nicht gezeigten) Resistschicht bewirkt, welche mit geätzten Öffnungen auf der begrabenen p&spplus;-Schicht 12 gebildet wird, wodurch p&spplus;-Kanal-Sperrbereiche 15 gebildet werden. In diesem Fall werden p&spplus;-Kanal-Sperrbereiche 15 jeweils rings um die p-Wanne 14 gebildet, worauf die n-Kanal-MOS-Anordnung und die Teilisolierbereiche auszubilden sind. Sodann wird nur die Resistschicht entfernt und eine selektive Oxidation durch LOCOS (local oxidation of silicon) wird auf den p&spplus;-Kanal-Sperrbereichen 15 durchgeführt.
  • (D) Als Ergebnis des Schritts (C) werden die dicken Feldoxidationsschichten 16 durch LOCOS auf den p&spplus;-Kanal- Sperrbereichen 15 ausgebildet, und die leichte Oxidationsschicht 26 wird an ihrem Platz belassen. Während die Feldoxidationsschichten 16 auf den Teilen ausgebildet werden, auf denen sich keine die Anordnung bildenden Bereiche befinden, bringt die Ausbildung der dicken Feldoxidationsschichten 16 durch LOCOS die untere Seite jedes p&spplus;-Kanal-Sperrbereichs 15 in Berührung mit dem oberen Teil der zugehörigen begrabenen p&spplus;-Schicht 12, wodurch die Teilisolierbereiche fertiggestellt werden, welche eines der wesentlichen Erfordernisse der Erfindung darstellen.
  • (E) Sodann wird ein Durchgangsloch durch ein Photoätzverfahren in einer Resistschicht 35 oberhalb eines einen Kollektor bildenden Bereichs 17a gebildet und die Ionenimplantation von Phosphor (P) wird durchgeführt. Nach der Entfernung der Resistschicht 35 wird eine Wärmebehandlung durchgeführt, um den Phosphor diffundieren zu lassen.
  • (F) Nach der Ausbildung des n&spplus;-Kollektorbereichs 17 durch den Schritt (D) wird eine Öffnung durch das Photoätzverfahren in einer Resistschicht 35 oberhalb eines eine Basis bildenden Bereichs 18 gebildet und die Ionenimplantation von Bor (B) wird durchgeführt. Nach Entfernung der Resistschicht 35 wird sodann die Diffusion des Bors durch eine Wärmebehandlung bewirkt.
  • (G) In diesem Schritt werden die Basisbereiche einer bipolaren Anordnung, d.h. der n&spplus;-Kollektorbereich 17 und der p-Basisbereich 18 unter der Bedingung geformt, daß die Teilisolierbereiche durch den Schritt (D) ausgebildet worden sind.
  • (H) Nach dem Anbringen einer Resistschicht 35 auf die ganze Fläche, wie in der Figur gezeigt, werden ein Kollektorbereich, ein Emitterbereich und ein begrabener Kontaktbereich in dieser Reihenfolge von rechts geätzt, und es wird eine Naßätzung durch Verwendung z.B. einer Lösung, wie HF : NH&sub4;F = 1:6, 1:4 oder 1:20, durchgeführt, wodurch der Kollektorbereich, der Emitterbereich und der begrabene Kontaktbereich der Oxidationsschicht 26 (einschließlich der Gate-Oxidationsschichten) geöffnet wird. Sodann wird die Resistschicht 35 vorübergehend vollständig beseitigt.
  • (I) Nach dem Aufbringen einer polykristallinen Siliciumschicht 36 durch das CVD-Verfahren bis zu einer Dicke von 2000 bis 5000 Å über die ganze Oberfläche wird eine Resistschicht 35 aufgebracht und sodann durch das Photoätzverfahren entfernt, um die Resistschicht 35 zu belassen, welche den Teil der polykristallinen Siliciumschicht mit hohem spezifischen Widerstand abdeckt (diese Resistschicht kann eine Siliciumoxidschicht mit einer Dicke von 1000 bis 10 000 Å auf der polykristallinen Siliciumschicht sein). Sodann wird eine Ionenimplantation unter Verwendung von Arsen(As)-Ionen bei 60 bis 100 keV und mit 5 x 10¹&sup5; bis 2 x 10¹&sup6;cm&supmin;² durchgeführt. In diesem Fall kann zwar die Implantation von P&spplus; (Phosphor) statt As&spplus; durchgeführt werden, wobei dieser Schritt die polykristalline Siliciumschicht 36 ausschließlich des Teils unter der Resistschicht 35 in eine polykristalline n&spplus;-Siliciumschicht mit niedrigem spezifischen Widerstand umwandelt. Sodann wird die Resistschicht 35 entfernt.
  • (J) Die polykristalline n&spplus;-Siliciumschicht 36 wird durch das Photoätzverfahren geätzt, um eine Emitterelektrode 29, eine Kollektorelektrode 30, Gate-Elektroden 20 und 20a, eine polykristalline Siliciumschicht 32 für einen begrabenen Kontakt und eine polykristalline Siliciumschicht 33 mit hohem spezifischen Widerstand zu bilden. Sodann wird eine Wärmebehandlung bei 900-1000ºC für 20 bis 40 Minuten in einer N&sub2;-Atmosphäre derart durchgeführt, daß das As in den jeweiligen polykristallinen Siliciumschichten diffundiert und dadurch ein Emitterbereich 19, ein Kollektor-Ableitbereich 17a und ein begrabener Kontaktbereich 37 gebildet werden . Durch diesen Schritt können die jeweiligen Bereiche zu flachen Verbindungsstellen von etwa 0,1 bis 0,2 um Tiefe ausgebildet werden.
  • (K) Die ganze Oberfläche wird einer leichten Oxidation bei 800 bis 1000ºC für 20 Minuten unterzogen, um eine dünne Oxidationsschicht 26a auf diesen Elektroden und den polykristallinen Siliciumschichten zu bilden, und sodann wird eine Resistschicht 35 durch das Photoätzverfahren auf den Teil angewandt, in welchem keine versetzten n&supmin;-Bereiche 22a und 23a vorhanden sind. Die Ionenimplantation von P (Phosphor) oder As (Arsen) wird in die versetzten n&supmin;-Bereiche 22a und 23a , auf die keine Resistschicht 35 aufgebracht ist, durchgeführt, um dadurch n&supmin;-Diffusionsschichten der versetzten Bereiche 22a und 23a zu bilden. Dann wird die Resistschicht 35 entfernt.
  • (L) Nach dem Aufbringen einer (nicht gezeigten) Siliciumoxidschicht über die ganze Oberfläche wird ein Zurückätzen durch anisotrope Ätzung (RIE) durchgeführt, um einen Seitenwand-Abstandshalter 31 auf jeder Seitenwand der polykristallinen n&spplus;-Siliciumschichten zu bilden. Es wird bemerkt, daß die Seitenwand-Abstandshalter durch Anwendung einer PSG-Schicht oder einer BPSG-Schicht statt der Siliciumoxidschicht gebildet werden können.
  • (M) Nach dem Aufbringen einer Resistschicht 35 durch das Photoätzverfahren auf die Teile, in denen sich kein p-Kanal- MOS-Bereich und Basisbereich befindet, wird die Ionenimplantation von Bor (B) durchgeführt. Es wird bemerkt, daß Borfluorid (BF&sub2;&spplus;) statt B(Bor)-Ionen impiantiert werden kann.
  • (N) Nach der Ausbildung einer Resistschicht 35 auf dem Teil, in dem sich kein n-Kanal-MOS-Bereich befindet, durch das Photoätzverfahren, wird sodann die Ionenimplantation von Phosphor (P) durchgeführt und die Resistschicht 35 wird entfernt. Sodann wird eine Wärmebehandlung durchgeführt und dadurch ein p&spplus;-Sourcebereich 24, ein p&spplus;-Drainbereich 25 und ein p&spplus;-Basisbereich 28 erzeugt, die aus p&spplus;- Diffusionsschichten bestehen, sowie ein n&supmin;-Sourcebereich 22 und n&spplus;-Drainbereich 23, die aus n&spplus;-Diffusionsschichten bestehen. Mittels dieses Schrittes wird ein n-Kanal-MOSFET durch die LDD-Struktur gebildet. In diesem Fall kann die Ionenimplantation durch Verwendung von As&spplus; durchgeführt werden.
  • (O) Als Ergebnis der oben erwähnten Schritte (A) bis (N) werden die grundlegenden Teile einer Bi-CMOS-Halbleiteranordnung gemäß Fig.1 gebildet, wie in diesem Schrittablaufdiagramm dargestellt.
  • (P) Obwohl jede ins einzelne gehende Beschreibung der folgenden Verfahrensschritte weggelassen wird, werden nach dem Aufbringen einer ersten Isolator-Zwischenschicht 38 (einschließlich einer zweiten Isolator-Zwischenschicht 38a) durch bekannte Verfahren Öffnungen oder Durchbrüche in die Isolator-Zwischenschichten geätzt, und es werden Verdrahtungsschichten 39, Elektroden 39a zum Verdrahten usw. ausgebildet, wodurch die Bi-CMOS-Halbleiteranordnung mit den oben erwähnten Wirkungen fertiggestellt wird.
  • Fig.3 ist eine schematische Schnittansicht einer Ausführungsform zum Betreiben der Bi-CMOS-Halbleiteranordnung gemäß Fig.1 mit hohen Geschwindigkeiten.
  • Die in Fig.3 gezeigte Bi-CMOS-Halbleiteranordnung enthält Titansilicid (TiSi&sub2;)-Schichten 32c, 20c, 20b, 29c, 30c, 22c, 23c, 24c, 25c und 28c auf der polykristallinen Siliciumschicht 32 für den vergrabenen Kontakt, die Gate-Elektrode 20, die Gate-Elektrode 20a, die Emitterelektrode 29, die Kollektorelektrode 30, den n&spplus;-Sourcebereich 22, den n&spplus;-Drainbereich 23, den p&spplus;-Sourcebereich 24, den p&spplus;-Drainbereich 25 bzw. den p&spplus;-Basisbereich 28.
  • Bei der vorliegenden Anordnung sind die Metallsilicidschichten mit niedrigem spezifischen Widerstand auf den die Source- und Drainbereiche und die polykristallinen Siliciumschichten ausschließlich des Teils mit hohem spezifischem Widerstand bildenden Diffusionsschichten vorgesehen. Dadurch wird der Emitterwiderstand, der Kollektorwiderstand und der Basiswiderstand des bipolaren Transistors sowie die Sourcewiderstände, die Drainwiderstände und die Gate-Widerstände der MOS- Transistoren erniedrigt, wodurch ein Betrieb der Anordnungen bei höheren Geschwindigkeiten ermöglicht wird.
  • Sodann wird das Verfahren zum Herstellen der in Fig.3 gezeigten Halbleiteranordnung gemäß dieser weiteren Ausführungsform auf der Basis der Fig.4 mit Bezugnahme auf die Figuren 2(A) bis (P) beschrieben.
  • Zunächst wird nach den Schritten der Figuren 2(A) bis (O), die in Verbindung mit der Ausführungsform 1 beschrieben wurden, eine CVD-Oxidschicht mit einer Dicke von 20 bis 50 nm (200 bis 500 Å) über der ganzen Oberfläche ausgebildet. Sodann wird die CVD-Oxidschicht auf denjenigen Bereichen, in denen eine Metallsilicidschicht geformt werden soll, durch Photoätzen unter Anwendung einer Naßätzlösung, wie HF NH&sub4;F = 1:20, entfernt. Der erhaltene Aufbau umfaßt die verbleibende CVD-Oxidschicht 40 auf der polykristallinen Siliciumschicht 33 mit hohem spezifischem Widerstand, wie in Fig.4 gezeigt.
  • Sodann wird Ti (Titan) durch Aufsprühen bis zu einer Dicke von 20 - 100 nm (200 bis 1000 Å) über die ganze Oberfläche aufgebracht. Sodann wird in einer Argonatmosphäre durch Kontaktieren des aufgebrachten Titans mit dem Silicium durch ein Lampenglühen bei 600 bis 900ºC für 10 bis 60 Sekunden in selbstausrichtender Weise silicifiziert. Währenddessen wird das nicht in Kontakt mit dem Silicium befindliche aufgebrachte Titan selbstverständlich nicht silicifiziert. Dies wird als Salicid (self align silicide)-Struktur bezeichnet.
  • Sodann wird das nicht zur Reaktion gebrachte Titan oder das Titan, das nicht silicifiziert wurde, selektiv geätzt und durch Verwendung eines solchen Lösung, wie Schwefelsäure/ Wasserstoffperoxid (H&sub2;SO&sub4;/H&sub2;O&sub2;) oder NH&sub4;OH/H&sub2;O&sub2;/H&sub2;O entfernt.
  • Ferner wird das zur Reaktion mit dem Silicium gekommene Titan in einer Argonatmosphäre durch Lampenglühen bei 700 - 1000ºC für 10 bis 60 Sekunden silicifiziert, um es in TiSi&sub2; umzuwandeln, wodurch die Anordnungsstrukturen bis zu der in Fig.3 gezeigten Stufe erzielt werden. Die nachfolgenden Schritte sind die gleichen wie die, die in Bezug auf die Figuren 2(O) und (P) für die Ausführungsform 1 beschrieben wurden.
  • Es wird bemerkt, daß zwar bei der vorliegenden Ausführungsform Titan als Metall verwendet wird, das in ein Metall - (hitzebeständiges Metall)-Silicid umgewandelt wird, besteht kein Problem darin, wenn es durch W (Wolfram), Pt (Platin), Co (Kobalt) oder Mo (Molybdän) ersetzt wird, um solche Metallsilicide, wie WSi&sub2;, PtS, CoSi&sub2; oder MoSi&sub2;, zu erhalten.
  • Während bei den Ausführungsformen 1 bis 3 der n-Kanal-MOSFET die LDD-Struktur besitzt, geht auch, wenn der p-Kanal-MOSFET die LDD-Struktur je nach Anwendungszweck erhält, seine Wirkung nicht verloren. Auch die Ausbildung der n-Wannen 13a kann je nach Erfordernis weggelassen werden.
  • Die vorliegende Erfindung ist zwar im einzelnen anhand ihrer Ausführungsformen beschrieben worden, es ist jedoch selbstverständlich, daß die Erfindung nicht auf diese Ausführungsformen eingeschränkt ist, und es können viele Abänderungen und Modifizierungen daran vorgenommen werden, ohne den Rahmen der Erfindung zu verlassen.
  • Wie oben beschrieben, hat die Erfindung die nachfolgend aufgeführten großen Wirkungen durch die folgenden Merkmale:
  • (1) In der erfindungsgemäß hergestellten Bi-MOS-Halbleiteranordnung besteht die Teilisolierstruktur aus einer begrabenen Schicht, einem Kanalsperrbereich und einer lokalen Oxidationsschicht, einer dicken Isolierschicht, wie der Grabenisolierschicht, und so kann die Teilisolierbreite wesentlich verringert werden. Infolgedessen wird nicht nur der Herstellungsschritt der Teilisolierbereiche vereinfacht, wodurch sich eine Kostenreduzierung ergibt, sondern auch der von der Anordnung eingenommene Bereich wird verkleinert, wodurch ein sehr hoher Integrationsgrad allein aus diesem Aspekt gewährleistet wird.
  • (2) Weitere Wirkungen bestehen darin, daß die Verunreinigungsprofile der Teilisolierungsbereiche durch Einstellungen im Verlauf des Ausbildungsschrittes der begrabenen Schicht und des Ausbildungsschrittes des Kanalsperrbereichs optimiert werden können, so daß eine ausgezeichnete Teilisoliereigenschaft ohne Ableitung zwischen den Teilbereichen gewährleistet wird, usw.
  • (3) Da die Elektroden der jeweiligen Anordnungen und die Verdrahtung für den begrabenen Kontakt, welcher mit dem Teil hohen spezifischen Widerstandes der als Speicherzelle verwendeten MOS-Anordnung verbunden ist, nur aus einer einzigen Schicht einer und derselben polykristallinen Siliciumschicht mit der gleichen Polarität gebildet werden und die Seitenwände dieser polykristallinen Siliciumschichtteile mit den Seitenwand-Abstandshaltern 10 versehen sind, sind die Stufenübergänge weich und die Stufenabdeckung der auf den Stufen durch die Isolierschicht hindurch gebildeten Verdrahtungsschichten werden zufriedenstellend, wodurch die unvermeidbaren Schwierigkeiten vom Herstellungsgesichtspunkt der Anordnung aus wesentlich verbessert werden.
  • (4) Der Betrieb der Anordnungen bei höheren Geschwindigkeiten wird erreicht, indem Metallsilicid mit niedrigem spezifischem Widerstand auf den polykristallinen Siliciumschichten mit Ausschluß des Teils mit hohem spezifischen Widerstand vorgesehen werden, und die Diffusionsschichten erniedrigen dabei den spezifischen Widerstand dieser Bereiche.
  • So wird der Elektronenwanderungswiderstand und der Belastungswanderungswiderstand der erzielten Anordnungen verbessert und die Zuverlässigkeit der Anordnungen wird stark erhöht. Auch die Betriebsgeschwindigkeiten der Anordnungen sind wesentlich verbessert. Dies kann als ein wichtiger Aspekt bei Betrachtung der Tatsache gelten, daß der Elektronenwanderungswiderstand der Verdrahtungsschichten insbesondere im Fall einer ECL-Anordnung ein Problem wird, in welcher ein starker Strom fließt.
  • Die oben erwähnten Wirkungen machen die Verwirklichung einer Mehrschichtverdrahtung mit zwei oder mehreren Schichten von Aluminium bei der Ausbildung der Anordnungen einfach, und so hat die Verwendung dieser Verdrahtung als Wortleitungen für Speicherzellen die Wirkung, daß die Draht- oder Leitungsverzögerung verringert wird und dadurch zum schnelleren Betrieb der Anordnung beigetragen wird, wodurch die Anwendung der Erfindung auf TTL (transistor-transistor logic)-SRAMs und ECL-SRAMs möglich wird, die hohe Geschwindigkeit und hohen Integrationsgrad sowie niedrigen Leistungsverbrauch haben.
  • (5) Durch das Herstellungsverfahren, das gleichzeitig einen bipolaren Transistor mit einer polykristallinen Silicium-Emitterstruktur, die Struktur eines begrabenen Kontakts und den folgenden Teil mit hohem spezifischen Widerstand verwirklichen kann, ist es möglich, in einfacher Weise einen höheren Integrationsgrad, höhere Geschwindigkeit und geringeren Leistungsverbrauch der Anordnungen zu erreichen, wodurch die Anwendung der Erfindung auf Hochgeschwindigkeitslogiken und einen hohen spezifischen Widerstand erfordernde Speicheranordnungen einfach wird.

Claims (4)

1. Verfahren zum Herstellen einer Bi-MOS-Halbleiteranordnung mit einer bipolaren Anordnung und einer Anzahl von MOS-Anordnungen, die jeweils in Anordnungsbereichen (Qn,Qp,Qb) in einer Hauptfläche eines Halbleitersubstrats von einem ersten Leitfähigkeitstyp ausgebildet sind, welches die folgenden Schritte umfaßt:
Ausbilden einer Anzahl von Teilisolierbereichen (Qnp,Qbp) zwischen den Anordnungsbereichen, deren jeder dadurch gebildet wird, daß im Halbleitersubstrat zwischen eingesenkten Bereichen (11) der Anordnungsbereiche ein erster Halbleiterbereich (12) des ersten Leitfähigkeitstyps ausgebildet wird,
Ausbilden einer Epitaxialschicht (13) des zweiten Leitfähigkeitstyps auf der Substratoberfläche und Ausbilden von Wannen (13a,14) oberhalb der eingesenkten Bereiche (11) zur Bildung der Anordnungsbereiche,
Ausbilden eines zweiten Halbleiterbereichs (15) des ersten Leitfähigkeitstyps in der Epitaxialschicht (13), welcher den ersten Halbleiterbereich (12) berührt, und selektives Ausbilden einer dicken Isolierschicht (16) auf dem zweiten Halbleiterbereich (15);
Ausbilden einer dünnen Isolierschicht (26) auf den Anordnungsbereichen, Ausbilden von Basis- und Kollektorbereichen der bipolaren Anordnung und sodann gleichzeitiges Ausbilden von Öffnungen in der dünnen Isolierschicht (26) für einen Emitterbereich der bipolaren Anordnung sowie einer Öffnung für einen eingesenkten Kontakt zur Source oder Drain einer der MOS-Anordnungen;
Aufbringen einer polykristallinen Polysiliciumschicht (36) auf das Substrat und Mustern der polykristallinen Siliciumschicht, um eine Emitterelektrode der bipolaren Anordnung, Gate-Elektroden der MOS-Anordnungen, eine mit dem eingesenkten Kontakt verbundene Schicht niedrigen spezifischen Widerstands sowie einen Teil hohen spezifischen Widerstands zu bilden, der auf einem Feldoxidbereich nahe der einen MOS-Anordnung ausgebildet und direkt mit der Schicht niedrigen spezifischen Widerstands verbunden ist, und
Diffundieren einer Verunreinigung aus der polykristallinen Siliciumschicht zur Bildung des Emitterbereichs und des eingesenkten Kontaktbereichs.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Kollektorelektrode (30) der bipolaren Anordnung durch die gleiche polykristalline Siliciumschicht (36) gebildet wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Kollektorelektrode der bipolaren Anordnung durch Verwendung einer Metallschicht gebildet wird.
4. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß nach dem Schritt des Diffundierens der Verunreinigung aus der polykristallinen Siliciumschicht eine aus einem Silizid von Ti, W, Mo, Pt oder Co bestehende Metallsilizidschicht in einer selbstausrichtenden Weise auf Source- und Drainbereiche der MOS-Anordnungen bildenden Diffusionsschichten, auf Basisbereichen der bipolaren Anordnung sowie auf der polykristallinen Siliciumschicht mit Ausschluß des Bereichs mit hohem spezifischem Widerstand gebildet wird.
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