DE3888393T2

DE3888393T2 - BICMOS-Verfahren zur Herstellung selbstausrichtender NPN-Emitter und -Basen sowie MOSFET-Sources und -Drains.

Info

Publication number: DE3888393T2
Application number: DE3888393T
Authority: DE
Inventors: Robert H Havemann
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1987-06-02
Filing date: 1988-05-25
Publication date: 1994-07-28
Anticipated expiration: 2008-05-26
Also published as: EP0293731A2; KR970004840B1; EP0293731A3; KR890001193A; JP2860103B2; EP0293731B1; US4774204A; DE3888393D1; JPS6449254A

Description

Die vorliegende Erfindung betrifft im allgemeinen einen BICMOS-Prozeß zum Herstellen von Bipolar- und MOS-Transistoren und insbesondere einen Prozeß zur Herstellung der Basis einer NPN-Vorrichtung und der Source/Drain-Elektrode einer MOS-Vorrichtung mit flachen silizidbeschichteten Übergängen.
Diese Anmeldung steht im Zusammenhang mit den US-Patentanmeldungen mit den Aktenzeichen 032836, eingereicht am 31. März 1987, 045978, eingereicht am 1. Mai 1987, und 008906 sowie 008910, beide eingereicht am 30. Januar 1987; alle diese Anmeldungen wurden auf Texas Instruments Incorporated übertragen.
Der Integration von FET-Strukturen, in denen p-Kanaltransistoren (PMOS) und n-Kanal-Transistoren (NMOS) zusammen mit Bipolartransistoren eingesetzt werden, haben sich in den letzten Jahren zunehmend neue Anwendung erschlossen. Diese Vorrichtungen werden als BICMOS-Vorrichtungen bezeichnet. Die Anwendung der Bipolartransistoren als Treiberelemente für die MOS-Vorrichtungen verbessert insgesamt die Geschwindigkeitscharakteristik der Vorrichtung. Bipolare Transistoren sind durch eine hohe Steilheit gekennzeichnet, was sich vorteilhaft auf das Treiben kapazitiver I-asten auswirkt.
Ein Nachteil bei der Integration einer MOS-Vorrichtung und einer Bipolarvorrichtung in derselben Schaltung besteht darin, daß die Schritte bei der Herstellung der bipolaren Vorrichtung etwas unterschiedlich von denjenigen sind, die für die Herstellung von MOS-Vorrichtungen erforderlich sind. Dies kann getrennte Herstellungsschritte für die Bipolarvorrichtungen und die MOS-Vorrichtungen erfordern, was zu einem übermäßig komplexen Prozeß führen kann, da zahlreiche Wärmezyklen erforderlich wären. Zur Anpassung dieser beiden Prozesse hat sich ein Trend hin zur Kombination der Herstellungsschritte für die Bildung zahlreicher Elemente beider Vorrichtungen ergeben.
Einige der wichtigeren Strukturen sowohl in der Bipolarvorrichtung als auch der MOS-Vorrichtung sind die Halbleiterübergänge, die den Emitter und die störstellenleitende Basis des Bipolartransistors und die Source-/Drain-Elektroden der MOS-Vorrichtung bilden. In der momentan angewandten Technologie werden diese Strukturen durch das Implantieren von Störstoffen in das Substrat zur Ausbildung eines relativ dünnen Bereiches von Störstoffen des geeigneten Leitungstyps gebildet und anschließend werden die Störstoffe mit nachfolgenden Temperschritten in das Substrat hineingetrieben, um einen metallurgischen Übergang an einer vorbestimmten Tiefe herzustellen. Jedoch ist für die Herstellung sowohl der MOS-Vorrichtung als auch der Bipolarvorrichtung ein genaues Justieren dieser Übergänge im Hinblick auf andere Strukturen auf dem Substrat erforderlich. Dieses Justieren wird jedoch etwas schwierig, wenn die Übergänge während unterschiedlicher Teilschritte des Prozesses hergestellt werden und wenn Wärmezyklen zwischendurch auftreten.
In Anbetracht der obigen Nachteile besteht ein Erfordernis für einen verbesserten Prozeß zur Herstellung von BICMOS-Vorrichtungen, in dem die Emitter- und Basisübergänge der Bipolarvorrichtung und die Source-/Drain-Übergänge der MOS-Vorrichtungen mit einer minimalen Anzahl von Prozeßschritten hergestellt werden und nur einer minimalen Anzahl von Wärmezyklen im Rahmen des Prozesses ausgesetzt werden.
Die vorliegende Erfindung, die hier offenbart und beansprucht wird, enthält den Prozeß zur Herstellung einer BICMOS-Vorrichtung mit flachen, silizidbeschichteten Übergängen und einem mit Mehrfachemitter hergestellten Bipolartransistor. Zunächst werden Bipolar- und MOS-Bereiche auf dem Substrat festgelegt und anschließend werden ein dotierter Polysiliziumemitter und Mehrfachelektroden jeweils in den Bipolar- und MOS-Bereichen hergestellt. Eine Schicht aus schwerschmelzendem Metall wird über dem Mehrfachemitter und den Elektroden aufgebracht und eine Schutzkappe wird anschließend darüber gebildet. Eine zweite Schicht aus schwerschmelzendem Metall wird dann auf dem Substrat zum Bedecken der störstellenleitenden Basisbereiche des Bipolartransistors und der Source-/Drain-Bereiche des MOS-Transistors aufgebracht. Das schwerschmelzende Metall der ersten und zweiten Schichten reagiert dann unter Bildung eines Silizids mit dem freigelegten Silizium und Polysiliziumflächen, worauf ein Implantierungsschritt zum Einführen von Störstoffen in die Silizidschichten der eigenleitenden Basisregion des Bipolartransistors und der Source-/Drain-Bereiche des MOS-Transistors folgt. Die Störstoffe in der Silizidschicht werden dann in das Substrat hineingetrieben, um metallurgische Übergänge zu schaffen, und die dotierten Störstoffe in dem Emitter des Bipolartransistors werden in das Substrat hineingetrieben, um den Emitterübergang des Bipolartransistors herzustellen. Die Schutzkappe über dem Emitter verhindert, daß Störstoffe während des Implantierens des Silizids für den störstellenleitenden Basisbereich in diesen eintreten.
In einer anderen Ausführung der vorliegenden Erfindung wird ein lateraler PNP- Transistor durch Bildung einer Abstandschicht aus polykristallinem Silizium über einem der Bipolarbereiche während der Herstellung der Emitterelektrode 40 und des NPN-Bipolartransistors hergestellt. Die Abstandschicht aus Polysilizium legt den Abstand zwischen dem Emitter und dem Kollektor fest. Die Abstandschicht aus Polysilizium ist von dem Substrat durch eine Oxidschicht getrennt, wobei der Emitter und der Kollektor des PNP-Transistors auf jeweils einer Seite dieser Schicht während der Herstellung des störstellenleitenden Basisbereichs des NPN-Bipolarnsistors gebildet werden.
Ein technischer Vorteil wird durch die vorliegende Erfindung dadurch geschaffen, daß eine dotierte Mehrfachemitterelektrode mit einer Schutzkappe hergestellt wird, die darüber vor der Ausbildung der störstellenleitenden Basisbereiche, die neben der Emitterelektrode und den Source-/Drain-Übergängen des MOS-Transistors liegen, aufgebracht wird. Die Schutzkappe über dem Mehrfachemitter verhindert das Einführen von Störstoffen vom entgegengesetztem Leitungstyp während der Bildung von silizidbeschichteten Übergängen. Ein weiterer technischer Vorteil besteht darin, daß die Source-/Drain-Bereiche des MOS- Transistors zum selben Zeitpunkt hergestellt werden wie die störstellenleitenden Basisbereiche des Bipolartransistors, wobei das schwerschmelzende Schichtmetall einen Versatz zwischen den Rändern der Source-/Drain-Bereiche und den Kanalbereichen bewirkt und ebenso einen Versatz zwischen dem Rand der Emitterelektrode und dem störstellenleitenden Basisbereich erzeugt. Noch ein weiterer technischer Vorteil entsteht durch das Bilden einer Schicht aus schwerschmelzendem Metall zwischen der Oberfläche des Mehrfachemitters und der Schutzkappe.
Für ein umfassenderes Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun Bezug auf die nachfolgende Beschreibung genommen im Zusammenhang mit den begleitenden Zeichnungen, in denen:
Fig. 1 eine Querschnittsdarstellung eines Siliziumsubstrats nach der Herstellung von MOS- und Bipolar-Bereichen mit einem vergrabenen Kollektor zeigt;
Fig. 2 eine Querschnittsdarstellung zeigt, die den Schritt des Implantierens der eigenleitenden Basis verdeutlicht;
Fig. 3 eine Querschnittsdarstellung nach dem Herstellen der Polysiliziumschicht zeigt, die zur Bildung der Gateelektroden und der Emitter genutzt wird;
Fig. 4 den Schritt des Herstellens einer Schutzkappe über der Polyschicht zeigt;
Fig. 5 den Schritt des Strukturierens der Schutzkappe zur Herstellung der Gateelektroden und des Emitters eines Bipolartransistors zeigt;
Fig. 6 den Herstellungsschritt für ein Seitenwandoxid auf der MOS-Gateelektrode und dem Bipolaremitter und den Schritt des Aufbringens der zweiten Titanschicht über dem Substrat zeigt;
Fig. 7 den Schritt des Reagierens des Titaniums und des Implantierens von Störstoffen in das Titandisilizid zeigt;
Fig. 7a eine Detailansicht der Gateelektrode des MOS-Transistors aus Fig. 8 zeigt;
Fig. 7b eine Detailansicht des Emitters und des Bipolartransistors aus Fig. 8 zeigt;
Fig. 8 den Schritt des Einbringens der Störstoffe in das Substrat zur Ausbildung der Übergänge und Strukturierung der lokalen Verbindungen zeigt;
Fig. 9 den Schritt des Bildens der Zwischenschichtoxide und -kontakt zeigt;
Fig. 10 eine Querschnittsdarstellung eines Schrittes im Rahmen der Herstellung eines Seiten-PNP-Transistors in der Prozeßstufe gemäß Fig. 5 zeigt;
Fig. 11 eine Querschnittsdarstellung eines Seiten-PNP-Transistors in einer Prozeßstufe gemäß Fig. 7 zeigt;
Fig. 12 den lateralen PNP-Transistor in einer Prozeßstufe gemäß Fig. 8 zeigt, in dem lokale Verbindungen gebildet werden;
Fig. 13 die Herstellung des Emitters des Bipolartransistors ohne seitlichen Abstand zeigt; und
die Fig. 14 und 15 den Prozeß zur Herstellung der Emitter- und Gateelektroden mit einem schwerschmelzenden Metall zeigen.
Fig. 1 zeigt in einer Querschnittsdarstellung einen Teilschritt des Herstellungsprozesses für eine BICMOS-Vorrichtung und die Herstellung eines NPN- Transistors und eines PMOS-Transistors. Es ist jedoch zu erkennen, daß ein NMOS-Transistor sich ebenso zusammen mit dem NPN-Transistor herstellen läßt, wie nachfolgend detaillierter beschrieben wird.
Bei der herkömmlichen Herstellung von bipolaren integrierten Schaltungen wird eine dünne Halbleiterscheibe aus Halbleitermaterial vom P-Typ, wie die unter Bezugszeichen 10 in Fig. 1 gezeigte, gefertigt, und zwei (N+)-Halbleiter-Zonen 12 und 14 werden durch Implantieren eines Störstoffes wie Antimon in das Substrat mit einer Dosis von ungefähr 5·10¹&sup5; Ionen/cm² bei einer Implantierungsenergie von ungefähr 40 KeV gebildet. Das Substrat wird dann einem Temperteilschritt ausgesetzt, um die implantierten Zonen 12 und 14 weiter nach unten auszubilden, worauf eine Implantierung von Störstoffen vom P-Typ folgt, um P-Bereiche 16, 18 und 20 zu bilden. Die P-Bereiche werden durch das Implantieren von Bor mit einer Dosis von ungefähr 1,0·10¹³ Ionen/cm² bei einer Energie von 60 KeV gebildet. Nach der Bildung der vergrabenen N- und P- Schichten wird eine N-Epitaxieschicht auf dem Substrat gebildet, in der die Wannen der Bipolar- und MOS-Transistoren ausgebildet werden. Die Epitaxieschicht wird mit einem N-Störstoff wie Phosphor mit einer Dotierung von ungefähr 1,5-2,5·10¹² Ionen/cm² bei einer Energie von ungefähr 80 KeV implantiert und getempert zur Bildung einer N-Wanne 22, die für den Bipolartransistor genutzt wird, und einer N-Wanne 24, die für den MOS-Transistor genutzt wird. Dicke Feldoxidbereiche 26 und 28 werden zur Isolation des Bipolartransistorbereiches ausgebildet, wobei der dicke Feldoxidbereich 28 und ein dicker Feldoxidbereich 30 die Isolation des MOS-Transistorbereichs bewerkstelligen. Eine zusätzliche dicke Feldoxidschicht 32 wird zwischen den Feldoxidbereichen 26 und 28 geschaffen, um einen Kollektorbereich in dem Bipolartransistorbereich festzulegen.
Das Feldoxid wird gebildet, indem das Substrat bei ungefähr 900ºC einem Dampfoxidationsschritt unterzogen wird, wodurch eine Oxiddicke von ungefähr 8000 Å entsteht. Nitrid verhindert in selektiver Weise das Wachsen des Oxids über den N-Bereichen 22 und 24 und ebenso in einem Kollektorgebiet 34. Das Substrat 10 wird über der gesamten Fläche einem Schwellenwertanpaßimplantierungsschritt unterzogen, um eine gewünschte Schwellenspannung festzulegen, durch die sich die MOS-Transistoren anschalten lassen, wobei diese MOS-Transistoren in der N- Wanne 24 gebildet werden. Das Kollektorgebiet wird selektiv mit Phosphor implantiert mit einer Dosis von ungefähr 2-3·10¹&sup6; Ionen/cm² in einem Energiebereich von ungefähr 100 KeV, damit der Kollektorbereich 34 den Typ N+ aufweist, wobei dieser Bereich als tiefliegender Kollektor bezeichnet wird. Der Bereich 34 ist ein stark dotierter Bereich, der sich in den vergrabenen Kollektor 12 vom Typ N+ erstreckt. Obgleich nicht gezeigt, läßt sich ein P- Bereich neben dem N-Bereich 24 bilden und von diesem durch einen Bereich aus dickem Feldoxid trennen. Eine NMOS-Vorrichtung läßt sich in dem P-Bereich ausbilden. Aus Gründen der Einfachheit soll hier nur die PMOS-Vorrichtung beschrieben werden.
Nach Ausbildung der in Fig. 1 gezeigten Struktur wird die Siliziumfläche in der N-Wanne 22 und der N-Wanne 24 einem Naßätzvorgang ausgesetzt um das Silizium freizulegen, und dann wird das Substrat 10 wiederum einer Oxidationsumgebung ausgesetzt, wobei eine Gateoxidschicht 36 über dem N-Bereich 24 und dem N-Bereich 22 gebildet wird, wie in Fig. 2 gezeigt ist. Die Oxidschicht 36 wird mit einer Dicke von ungefähr 200-300 Å ausgebildet und bildet den Isolator, der zwischen der Gateelektrode und der darunterliegenden Siliziumfläche aufgebracht wird, wobei dieser Bereich den Kanal des PMOS-Transistors bildet.
Nach der Bildung der Gateoxidschicht 36 wird eine Schicht 40 aus polykristallinem Silizium über die gesamte Fläche in einer Dicke von ungefähr 1000 Å aufgebracht. Es ist wichtig, die Polysiliziumschicht 40 sobald wie möglich nach der Bildung der Gateoxidschicht 36 aufzubringen, da die Unversehrtheit dieser Schicht für die Betriebseigenschaften der PMOS-Vorrichtung wichtig ist. Eine Resistschicht 42 wird auf dem Substrat 10 gebildet und anschließend so strukturiert, daß nur die N-Wanne 22 des Bipolartransistors freigelegt wird. Das Substrat 10 wird dann einem Ionenimplantierungsschritt unterzogen, um einen eigenleitenden P-Basisbereich 44 zu implantieren. Die Implantierung wird mit einer Bordosis von ungefähr 1-2·10¹&sup4; Ionen/cm² bei einer Energiehöhe von ungefähr 80 KeV durchgeführt. Der implantierte Bereich 44 ist anfänglich ein relativ dünner Bereich, der mit den nachfolgenden thermischen Prozeßschritten dicker wird. Die Photoresistschicht 42 wird dann abgelöst, und das Substrat wird einem Schwellenwertanpaßimplantierungsschritt mit einem relativ leichten Implantat ausgesetzt. Jedoch wird aus Gründen der Einfachheit der Bereich 44 mit seiner endgültigen Dicke im Vergleich zu der N-Wanne 22 gezeigt.
Nach der Bildung der eigenleitenden P-Basis 44 und dem Schwellenwertimplantierungsschritt wird die Polyschicht 40 zur Bildung einer ersten Öffnung strukturiert und geätzt, für die Ausbildung einer ersten Öffnung, um die Fläche des Siliziums in der Nähe des tiefliegenden Kollektors 34 vom Typ N+ freizulegen, und für die Ausbildung einer zweiten Öffnung 45 in dem Bipolarbereich zur Festlegung des Emitters des Bipolartransistors. Eine zweite und dickere Schicht aus polykristallinem Silizium wird anschließend in einer Dicke von ungefähr 3000 Å aufgebracht und verbindet sich mit der bereits aufgebrachten Schicht 40 unter Ausbildung einer resultierenden Schicht 46, die eine Dicke von ungefähr 4000 Å aufweist. Die sich ergebende Struktur ist in Fig. 3 dargestellt. Die Schicht 46 wird dann mit Störstoffen vom N-Typ wie Arsen mit einer Dosis von ungefähr 1,0·10¹&sup6; Ionen/cm² bei einer Energie von 100 KeV zur Bildung einer dotierten Polysiliziumschicht implantiert. Dann folgt ein Temperschritt bei ungefähr 1000ºC über 20 Minuten hinweg. Nach der Implantierung der Polyschicht 46 wird eine Schicht 48 aus Titan - ein schwerschmelzendes Metall - auf das Substrat 10 in einem Vakuumgerät bis zu einer Dicke von ungefähr 1000 Å aufgesputtert. Dies ist eine gleichförmige Schicht, die die freiliegende Fläche der Polyschicht 46 überdeckt. Eine Oxidschicht 49 wird dann auf der Oberfläche der Titanschicht 48 aufgebracht, um eine Schutzkappe zu schaffen. Diese Struktur ist in Fig. 4 gezeigt.
Nach Bildung der Polyschicht mit dem abdeckenden Titan und den Oxidschichten 48 und 49 wird das Substrat strukturiert und geätzt, um eine Mehrfachgateelektrode 50 auszubilden, die eine Titanschicht 52 und eine Oxidschicht 54, die auf ihrer oberen Fläche aufgebracht sind, aufweist, und einen (N+)-Emitter 56 mit einer Titanschicht 58 und einer auf der oberen Fläche derselben aufgebrachten Oxidschicht 60 und eine Kollektorelektrode 62 mit einer Titanschicht 64 und einer auf der oberen Fläche derselben aufgebrachten Oxidschicht 66. Die Titanschichten 52, 64 und 58 waren ursprünglich ein Teil der Titanschicht 48 und die Oxidschichten 54, 66 und 60 waren ursprünglich Teil der Oxidschicht 49.
Nach Bildung der Gateelektrode 50, der Emitterelektrode 56 und der Kollektorelektrode 62 wird eine gleichförmige Oxidschicht 68 auf die gesamte Substratfläche in einer Dicke von ungefähr 300-500 Å aufgebracht, wodurch die Gateelektrode 50, die Emitterelektrode 56 und die Kollektorelektrode 62 verkappt werden, was zu der in Fig. 5 gezeigten Struktur führt. Dieses Aufbringen wird mit einem Niederdruck-CVD-Verfahren (LPCVD) bei einer relativ niedrigen Temperatur, vorzugsweise unterhalb 700ºC, durchgeführt. Bei Temperaturen über 700ºC werden die Titanschichten 52, 58 und 64 in einem gewissen Ausmaß mit dem darunterliegenden Polysilizium unter Ausbildung von Titandisilizid reagieren, das ein schwerschmelzendes Material ist. Man könnte das Substrat einer Temperatur von ungefähr 800ºC über ungefähr 30 Minuten hinweg aussetzen, um diese Reaktion abzuschließen. Jedoch wird dies später in dem Prozeß durchgeführt, wie später beschrieben wird, um die Anzahl von Wärmezyklen zu minimieren. Obgleich etwas von dem Titan unter Bildung von Titandisilizid reagieren kann, ist der Prozeß an dieser Stelle nicht abgeschlossen und wird demnach nicht gezeigt.
Nach dem Aufbringen der Oxidschicht 68 wird die Oxidschicht einem anisotropen Ätzvorgang in vertikaler Richtung zum Reinigen flacher Flächen von dem Oxid ausgesetzt. Dieser Ätzvorgang hinterläßt ein Seitenwandoxid 70 auf einer Seite der Gateelektrode 50 und ein Seitenwandoxid 72 auf der anderen Seite der Gateelektrode 50. Ein Seitenwandoxid 74 wird ebenfalls auf einer Seite der Emitterelektrode 56 gebildet, und das Seitenwandoxid 76 wird auf der entgegengesetzten Seite der Emitterelektrode 56 gebildet. Da die Oxidschicht 68 in Fig. 5 ungefähr 300 Å dick war, ist die sich ergebende Dicke des Seitenwandoxids ungefähr 300 Å. Der Zweck der Seitenwandoxidschichten 70-76 besteht im Umschließen der vertikalen Flächen der Gateelektrode 50 und der Emitterelektrode 56, wie weiter unten verdeutlicht werden wird. Ferner wird ein Seitenwandoxid ebenso auf der Kollektorelektrode 62 gebildet. Der Prozeß zur Bildung von Seitenwandoxiden ist im US-Patent Nr. 4 356040 beschrieben, das an Hornq-sen Fu et. al. am 26. Oktober 1982 erteilt und an Texas Instruments, Inc. übertragen wurde.
Nach dem Bilden der Seitenwandoxidschichten 70-76 wird eine Schicht 78 aus Titan auf die Oberfläche des Substrats in einer Dicke von ungefähr 1000 Å aufgesputtert. Diese Schicht wird in ähnlicher Art und Weise wie die in Fig. 4 gezeigte Schicht 48 gebildet. Es ist eine gleichförmige Schicht, die die freiliegenden Siliziumflächen auf beiden Seiten der Gateelektrode 50 außerhalb der Seitenwandoxidschichten 70 und 72 und auf jeder Seite der Emitterelektrode 56 außerhalb der Seitenwandoxidschichten 74 und 76 überdeckt. Typischerweise geht dem Aufsputtern der Titanschicht 78 ein Naßätzvorgang in 1%iger Hydrochlorsäure voraus, um zu gewährleisten, daß kein Restoxid auf irgendeiner der freiliegenden Siliziumflächen verbleibt. Die sich ergebende Struktur ist in Fig. 6 gezeigt.
Nach Bildung der Titanschicht 78 reagiert das Titan bei einer Temperatur von ungefähr 675ºC in einer Atmosphäre aus Argon und Stickstoff über ungefähr 30 Minuten hinweg. Dies führt dazu, daß jedwedes unverbrauchte Titan in den Titanschichten 52, 58 und 60 zum Überdecken der Gateelektrode 50, der Emitterelektrode 56 und der Kollektorelektrode 52 ebenso reagieren wird. Diese Reaktion ermöglicht den Anteilen des Titans, die sich nahe am Silizium oder Polysilizium befinden, Silizium aufzubrauchen und Titandisilizid zu bilden. Diese Reaktion hat als Ergebnis die Bildung einer Silizidschicht zur Folge. In dem MOS-Transistor wird eine Silizidschicht 78 in der N-Wanne 24 zwischen der Seitenwandoxidschicht 70 und der Feldoxidschicht 30 gebildet. Eine Silizidschicht 80 wird zwischen der Seitenwandoxidschicht 72 und der Feldoxidschicht 28 gebildet. Silizidschichten 78 und 80 werden in Zonen gebildet, die allgemein als Source-/Drain-Elektrode des MOS-Transistors bezeichnet werden. In ähnlicher Weise wird eine Silizidschicht 82 auf der oberen Fläche der Gateelektrode 50 gebildet. Eine Silizidschicht 84 wird in dem eigenleitenden P Basisbereich 44 zwischen der Seitenwandoxidschicht 74 und der Feldoxidschicht 32 gebildet. Eine Silizidschicht 86 wird in der eigenleitenden P Basis 44 zwischen der Seitenwandoxidschicht 76 und der Feldoxidschicht 26 gebildet. Eine Silizidschicht 88 wird auf der oberen Fläche der Emitterelektrode 56 gebildet, und eine Silizidschicht 90 wird auf der oberen Fläche der Kollektorelektrode 62 gebildet. Die Silizidschichten 84 und 86 legen den Emitterbereich des Bipolartransistors fest.
Während der Reaktion werden die Titanschichten 52, 58 und 64 in Titandisilizid nur an zu Polysilizium benachbarten Flächen umgewandelt, wobei diese Reaktion sowohl Titan als auch Silizium aufbraucht. Die den Oxidschichten 54, 60 und 66 benachbarte Fläche wird in Titanoxid umgewandelt. Im Hinblick auf die Titanschicht 78 verbleiben als einzige Anteile dieser Schicht diejenigen, die auf dem Oxid liegen. Da das Titan in der Schicht 78 in einer Argon- und Stickstoffatmosphäre reagierte, wird ein Anteil der ausgesetzten Fläche der Titanschicht in Titannitrid umgewandelt. Zusätzlich wird ein Anteil des nichtsilizidbeschichteten Titans in der Schicht 78 in der Nähe des darunterliegenden Oxids in Titanoxid umgewandelt. Die sich ergebende Struktur ist in Fig. 7 dargestellt.
Nachdem das Titan mit den freiliegenden Silizium- und Polysiliziumflächen unter Bildung von Titandisilizid reagiert hat, wird das Substrat anschließend einer Implantierung von P-Störstoffen durch die Fläche des freiliegenden Anteils der Titanschicht 78 in die Silizidschichten 78, 80, 84 und 86 ausgesetzt. Obgleich nicht gezeigt, wäre es bei Bildung eines NMOS-Transistors mit N-Typ Source-/Drain-Elektroden erforderlich, den NMOS-Transistorbereich abzudecken und N-Störstoffe zu implantieren. Es ist wichtig festzustellen, daß die P-Störstoffe nicht in die Silizidschichten 82, 88 und 90 implantiert werden, wodurch die erste Titanschicht seit dem Auftreten von P-Störstoffen in der N- dotierten Emitterelektrode 56 gebildet wird, und was zu einem Gegendotieren führen würde und jede nachfolgende Diffusion in das Substrat hinein und die Ausbildung des Emitterbereiches beeinflussen würde, wie später gezeigt werden wird. Die implantierten P-Störstoffe können in jedem grundlegenden Source-/ Drain-Implantat bestehen, und in der bevorzugten Ausführung enthält der Implantierungsstoff Bor, das bei einer Energie von ungefähr 50 KeV mit einer Dosis von 5·10¹&sup5; Ionen/cm² implantiert wird. Wird ein NMOS-Transistor genutzt, so ist ein Abdecken des Bipolarbereichs und des PMOS-Transistorbereichs erforderlich, um ein Eindringen von N-Störstoffen in die Source-/Drain-Bereiche oder Basisbereiche zu verhindern. Die Dosis der P-Störstoffe und die Tiefe, bis zu der sie implantiert werden, sind eine Funktion der gewünschten Merkmale sowohl des Bipolar- als auch des MOS-Transistors und können entsprechend angepaßt werden.
Ein Detail der Seitenwandoxidschichten 70 und 72 ist in Fig. 7a dargestellt. Wie oben beschrieben, reagiert ein Teil der Titanschicht 78 nicht nach der Bildung der Silizidschichten 78 und 80 unter Bildung von Titandisilizid. Somit überlappt ein Anteil 90 mit der Seitenwandoxidschicht 70, ein Anteil 94 mit der Seitenwandoxidschicht 72 und ein Anteil 96 mit der Feldoxidschicht 30. Wie oben beschrieben, reagieren die Anteile 92 bis 96 unter Bildung von Titannitrid und/oder Titanoxid. Da die nicht verbrauchten Anteile der Titanschichten während des Ionenimplantationsschrittes in dem Substrat verbleiben, werden die implantierten Störstoffe von dem Rand der Seitenwandoxidschicht 70 und dem Rand der Feldoxidschicht 30 weggedrängt. Die Störstoffe werden in das Substrat 10 nur zwischen einem Punkt 98 und einem Punkt 100 in der Fläche der Silizidschicht 78 implantiert. Der Punkt 98 liegt örtlich entfernt von der vertikalen Seite der Gateelektrode 50 in einem Abstand, der der kombinierten Dicke der Seitenwandoxidschicht 70 und dem Anteil 92 der Titanschicht 78 entspricht.
Ein Detail der Silizidschichten 84 und 86, die in dem Bipolartransistorbereich gebildet sind, ist in Fig. 7b dargestellt. Von der Titanschicht 78 verbleibt nach der Reaktion zur Bildung der Titandisilizidschichten 84 und 86 ein nicht verbrauchter und das Seitenwandoxid 74 überdeckender Anteil 102 und ein nicht verbrauchter und die Feldoxidschicht 32 überdeckender Anteil 104. Dies führt dazu, daß Störstoffe in die Silizidschicht 84 nur zwischen einem Punkt 106 und einem Punkt 108 implantiert werden. Der Punkt 106 ist in günstiger Weise vom Rand der Emitterelektrode 56 entfernt angeordnet, in einer Entfernung, die der Dicke der Seitenwandoxidschicht 74 und dem Anteil 102 der Titanschicht 78 entspricht.
Um zu vermeiden, daß Störstoffe durch den Anteil der Titanschicht 78 hindurchtreten, der die Emitterelektrode 56 überdeckt, und daß sie durch die schützende Oxidschicht 60 in die Silizidschicht 88 auf der oberen Fläche der Emitterelektrode 56 hindurchtreten, wird die Energie des P-Implantationsstoffes so gewählt, daß sie innerhalb der Silizidschichten 84 und 86 angeordnet sind, und somit wird die Energie nicht ausreichen, um einen merklichen Anteil der Störstoffe in die nicht an der Reaktion beteiligte Titanschicht über der Emitterelektrode 56 einzubringen. Ist der größte Teil der Störstoffe in den Anteil der Titanschicht 78, der die schützende Oxidkappe 60 überdeckt, implantiert, so wird ein nachfolgendes Diffundieren aufgrund von Wärmezyklen in Abwärtsrichtung durch die Oxidschicht 60 blockiert, da der Diffusionskoeffizient des Oxids sehr gering ist. Somit erfüllt die schützende Oxidkappe 60 die Funktion einer Maske. Obgleich ein Oxid genutzt wurde, läßt sich auch eine Oxid/Nitrid- Maske nutzen, was einen zusätzlichen Prozeßschritt nach Bildung der Titanschicht 48 gemäß Fig. 4 erfordern würde.
Nach der Implantierung der P-Störstoffe in die Silizidschichten 78, 80, 84 und 86 wird das Substrat anschließend zum Bilden lokaler Verbindungen strukturiert, und hierauf in einer Säurelösung geätzt, um die nicht verbrauchten Anteile der Titanschicht 78, die nicht der Ausbildung lokaler Verbindungen dienen, zu entfernen. Das Titandisilizid wird durch diesen Prozeß nicht entfernt, und die Anteile des Titannitrids verbleiben ebenfalls entsprechend einem vorab bestimmten Muster. So ist beispielsweise ein für den Fall des Titans geeigneter Ätzvorgang ein Naßätzvorgang, der eine Lösung von H&sub2;SO&sub4; und H&sub2; enthält. Da Titan nur mit Silizium oder polykristallinem Silizium unter Bildung eines Silizids reagiert, wird von den nichtstrukturierten Anteilen, die die Feldoxidschichten bedecken, nichtsilizidbeschichtetes Titan entfernt. Der Naßätzvorgang greift sowohl Titannitrid als auch Titanoxid an, so daß keine leitende Schicht zurückbleibt, mit Ausnahme des strukturierten Titannitrids oder Titandisilizids. Die sich nach dem Entfernen der nichtstrukturierten Anteile des nicht verbrauchten Titans ergebende Struktur ist in Fig. 8 dargestellt. Der Titandisilizidprozeß ist in US-A-4 545 116 beschrieben, das an D.K. Lau am 8. Oktober 1985 erteilt und an Texas Instruments, Inc. übertragen wurde.
Das strukturierte Titannitrid führt zu einer lokalen Verbindung 110, die an einem Ende an die Silizidschicht 78 angebunden ist und an dem anderen Ende die Feldoxidschicht 30 überdeckt. Eine lokale Verbindung 112 wird geformt deren eines Ende mit der Silizidschicht 80 verbunden ist und deren anderes Ende die Feldoxidschicht 28 überdeckt. Eine lokale Verbindung 114 wird in dem bipolaren Transistor zur Anbindung an die Basis geformt, deren eines Ende mit der Silizidschicht 86 verbunden ist und deren anderes Ende die Feldoxidschicht 26 überlagert.
Nachdem die Störstoffe in die Silizidschichten 78, 80, 84 und 86 implantiert sind und das nicht verbrauchte und nichtstrukturierte Titan entfernt ist, wird das Substrat anschließend über 30 Minuten hinweg bei einer Temperatur von ungefähr 800ºC in einer Mgon-Atmosphäre zur Stabilisierung und weiteren Absenkung des Widerstands des Titandisilizids getempert. Titandisilizid erhöht die Leitfähigkeit aller Silizium- oder Polysiliziumzonen, über denen es gebildet wurde, und bildet die Grundlage eines selbstjustierenden Prozesses. Zusätzlich werden die Störstoffe in das Silizium des Substrats hineingetrieben, um einen metallurgischen Übergang zwischen den Silizidschichten 78, 80, 84 und 86 zu bilden.
Wird die Dotierungssubstanz, die ursprünglich in die Silizidschichten 78, 80, 84 und 86 neben dem untersten Übergang implantiert wurde, nach außen und unten in das Substrat durch einen Temperschritt diffundiert, so tritt Diffusion in zwei Richtungen auf. Die erste Richtung ist nach unten in das Substrat hineingerichtet, und die zweite Richtung wird sich seitwärts einstellen. Die nach unten gerichtete Diffusion wird als die "Tiefe" bezeichnet. In der bevorzugten Ausführung und nachdem das Substrat alle Wärmezyklen durchlaufen hat, führt dies zu einem Übergang, der ungefähr 1500 Å tief ist und eine seitliche Diffusion von ungefähr 1000 Å aufweist. Hierdurch wird ein (P+)-Bereich 116 neben der Silizidschicht 78 und der (P+)-Bereich 118 neben der Silizidschicht 80 gebildet. Ein (P+)-Bereich 120 wird neben der Silizidschicht 84 gebildet und ein (P+)-Bereich 122 wird neben der Silizidschicht 86 gebildet. Die (P+)-Bereiche 116 und 118 bilden die Source-/Drain-Elektroden des MOS-Transistors, und die (P+)-Bereiche 120 und 122 bilden die störstellenleitende Basis des Bipolartransistors.
Unter weiterer Bezugnahme auf Fig. 8 ist ersichtlich, daß die Ränder der (P+)- Bereiche 116 und 118, die neben dem unterhalb der Gateelektrode 50 angeordneten Kanalbereich liegen, von dem Rand der Gateelektrode in einer Größenordnung versetzt sind, die durch die Dicke der Seitenwandoxidschichten 70 und 72 und die Dicke der Titanschicht 78, die auf das Substrat aufgesputtert wurde, bestimmt ist. Der Versatz ist eine Sache des Entwurfs und wird genutzt, um der seitlichen Diffusion der (P+)-Bereiche 116 und 118 Rechnung zu tragen. Die Ränder der (P+)-Bereiche 116 und 118 werden nominell mit den Rändern der Kanalregion, die unterhalb der Gateelektrode 50 liegt, ausgerichtet.
Bei dem NPN-Bipolartransistor ist die Emitterelektrode 56 stark dotiert. Da sie mit dem Substrat in Kontakt steht, werden die Dotierungsstoffe aufgrund der Wärmezyklen abwärts in das Substrat hineindiffundieren. Im Rahmen des Prozesses der vorliegenden Erfindung werden Wärmezyklen minimiert, so daß die Dotierungsstoffe nach dem Strukturierungsschritt der zweiten Polyschicht 46 und dem nachfolgenden Strukturieren der Emitterelektrode 56 anfänglich nicht in das Substrat hineingetrieben werden. Jedoch treten einige Wärmezyklen auf und demnach wird sich eine leichte, abwärts gerichtete Diffusion einstellen. Da sich eine Reihe von Wärmezyklen bei der Bildung der zahlreichen Oxidschichten und des Titandisilizids ergeben werden, ist Arsen die bevorzugte Dotierungssubstanz. Arsen erfordert einen Wärmezyklus bei ungefähr 1000ºC über 15 Minuten hinweg, um das geeignete, abwärts gerichtete Einbringen in das Substrat zur Bildung des gewünschten metallurgischen Übergangs zu gewährleisten. Das Ergebnis des Wärmezyklus ist ein (N+)-Bereich 124, der den Emmitter des an der Emitterelektrode 56 angeschlossenen Bipolartransistors bildet.
Im Hinblick auf die (P+)-Bereiche 120 und 122 und den (N+)-Bereich 124 in dem Bipolartransistor ist von Bedeutung, daß der Abstand der Ränder der (P+ )-Bereiche 120 und 122 und der Ränder des (N+)-Bereiches 124 gering ist und diese etwa 1600-2500 Å voneinander entfernt angeordnet sind. Die Seitenwandoxidschichten 74 und 76, die neben den Seiten der Emitterelektrode 56 liegen, erzeugen diesen Abstand und bilden die Basis einen selbsjustierenden Prozesses.
Nach dem Bilden der (P+)-Bereiche 68 und 70, die die Source-/Drain-Übergänge des MOS-Transistors bilden, und dem Bilden der störstellenleitenden (P+ )-Basisbereiche 120 und 122 des Bipolartransistors wird eine Zwischenschicht aus Oxid auf der Fläche des Substrats aufgebracht und anschließend zur Bildung von Öffnungen für metallische Transistorkontakte strukturiert. Dies ist in Fig. 9 dargestellt. Es ergibt sich eine Schicht aus Zwischenschichtoxid 126, die über dem Substrat gebildet wird. Anschließend erfolgt die Bildung eines Basiskontaktes 128, der an die lokale Verbindung 114 angeschlossen ist, eines Emitterkontaktes 130, der an die Silizidschicht 88 angeschlossen ist, die die Elektrode 56 überdeckt, und eines Kollektorkontaktes 132 zum Anschluß an die Silizidschicht 90, die die Kollektorelektrode 62 des Bipolartransistors überdeckt. In dem MOS-Transistor wird ein Gatekontakt 134 gebildet, der an die Silizidschicht 82, die die Gateelektrode 50 bedeckt, angeschlossen ist, und ein Source-/Drain-Kontakt 136 wird gebildet, der an die lokale Verbindung 110 angeschlossen ist, und ein Source-/Drain-Kontakt 138 wird gebildet, der an die lokale Verbindung 112 angeschlossen ist.
Unter Bezug auf Fig. 10 ist nun eine Querschnittsdarstellung eines seitlichen PNP-Transistors in einer der Fig. 5 entsprechenden Prozeßstufe gezeigt. Entsprechende Bezugszeichen beziehen sich auf entsprechende Strukturen in den zahlreichen Figuren. Ein (N+)Bereich 142, der dem (N+)Bereich 12 entspricht, wird in dem Substrat gebildet und an seinen jeweiligen Seiten durch eine P+ Region 144 und 146 begrenzt, wobei die (P+)-Bereiche 144 und 146 den (P+ )-Bereichen 16 - 20 entsprechen. Ein (N-)-Epitaxiebereich 148 wird über der N+ Region 142 gebildet und entspricht den (N-)-Bereichen 22 und 24. Anschließend wird Feldoxid auf dem Substrat 10 zur Bildung eines Feldoxidbereichs 150 und 152 auf jeder Seite des (N+)-Bereichs 148 gezüchtet, und der (N+)-Bereich 154 wird gebildet und von der verbleibenden Schaltung durch die Feldoxidschicht 156 abgetrennt. Der (N+)-Bereich 154 wird in einer Art gebildet, die derjenigen des tiefliegenden Kollektors 34 entspricht. Dies führt auf eine Struktur, die derjenigen des Bipolartransistors aus Fig. 2 entspricht, mit Ausnahme der eigenleitenden Basis 44. Während des Implantierens der eigenleitenden Basis 44 gemäß der Darstellung in Fig. 2 wird die Maske 42 so ausgedehnt, daß sie sich über die (N-)-Region 148 erstreckt, um das Implantieren von Störstoffen in den (N-)-Bereich 148 zu vermeiden.
Nach Bildung des (N-)-Bereichs 148 und des (N+)-Bereichs 154 und der dotierten Polyschicht 46 wird eine Oxidschicht 158 über dem (N-)-Bereich 148 in einer Dicke gebildet, die mit derjenigen der Oxidschicht 38 in Fig. 2 übereinstimmt. Die vorhandene Titanschicht 48 und Oxidmaske 49 werden dann auf dem Substrat 10 aufgebracht. Jedoch ist es wichtig festzustellen, daß keine Öffnung auf der Oxidschicht 158 entsprechend der Öffnung 45 in der Oxidschicht 38 des NPN-Bipolartransistors ausgebildet wurde. Demnach wird der Dotierungsstoff, der in die Polyschicht 46 implantiert wurde, nicht abwärts in das Substrat durch die Oxidschicht 158 hindurch diffundieren. Dies ist ein wichtiger Unterschied zwischen der Bildung des lateralen PNP-Transistors und des NPN- Transistors.
Die sich ergebende Struktur wird dann zur Bildung der Gateelektrode 50 des MOS-Transistors und der Emitterelektrode 56 des NPN-Transistors strukturiert, wie in Fig. 5 gezeigt ist. Jedoch wird auch eine Abstandschicht 160 über dem (N-)-Bereich 148 strukturiert, die von diesem durch die Oxidschicht 158 getrennt ist. Die Abstandschicht 160 weist eine Titanschicht 162 und eine Oxidkappe 164 auf, die an ihrer oberen Fläche ausgebildet ist und der in Fig. 5 gezeigten Titanschicht 58 und Oxidkappe 60 über der Emitterelektrode 56 ähnlich ist. In einer ähnlichen Weise wird eine Basiselektrode 166 gebildet, die den (N+)-Bereich 154 überdeckt und in Kontakt mit derselben steht.
Eine Titanschicht 168 und eine Oxidkappe 170 werden über der Basiselektrode 166 aufgebracht. Die Basiselektrode 166 ist ähnlich der Kollektorelektrode 162 und der überlagernden Struktur 64 und 66 aus Fig. 5. Die Oxidschicht 68 wird anschließend auf das Substrat zum Bilden von Seitenwandoxiden aufgebracht. Dies ergibt Seitenwandoxide 172, die auf jeder Seite der Abstandsschicht 160 gebildet werden. Die Titanschicht 78 wird dann auf das Substrat aufgebracht und in Reaktion mit dem freiliegenden Silizium oder Polysilizium gebracht, um Titandisilizid zu bilden, wie in dem in Fig. 7 dargestellten Prozeßschritt gezeigt ist. Hierauf folgt die Implantierung von P-Störstoffen in die Titandisilizidschichten, was eine Schicht aus Titandisilizid 174 und eine Schicht aus Titandisilizid 176 ergibt, die auf jeder Seite der Abstandschicht 160 gebildet werden. Zusätzlich wird eine Silizidschicht 178 über der Basiselektrode 166 gebildet und eine Titandisilizidschicht 180 wird über der Abstandsschicht 160 gebildet. Wie weiter unten beschrieben, führen die Abstandschicht 160 und die auf ihr aufgebrachten Schichten keine Funktion aus, da die Abstandschicht 160 allein als Maske wirkt, die während des Bearbeitens der Emitterelektrode 56 des NPN-Transistors gebildet wird. Die Abstandschicht 116 wird in identischer Weise an der Gateelektrode 50 und dem darunterliegenden Gateoxid 36 hergestellt, mit der Ausnahme, daß die Oxidschicht 158 dicker ist, da sie während der Herstellung der Oxidschicht 38 gebildet wurde. Die Seitenwandoxidschichten 172 wirken in einer ähnlichen Weise wie die Seitenwandoxidschichten 70 und 72 und erzeugen einen Versatz in der Dicke der Titanschicht 78, die auf der Abstandschicht 160 liegt, und die Seitenwände derselben bewirken ebenfalls das Einhalten eines Abstands.
Nach dem Bilden der Titandisilizidschichten 176 und 174 und der Implantierung von Störstoffen in diesen Schichten werden die Störstoffe in das Substrat hineingetrieben, um (P+)-Übergänge 182 neben der Titandisilizidschicht 178 und (P+)-Bereiche 148 neben der Titandisilizidschicht 176 zu bilden. Diese entsprechen den (P+)-Bereichen 120 und 122 aus Fig. 8.
Nach der Bildung der (P+)-Bereiche 182 und 184 durch nachfolgendes Wärmezyklusbehandeln, wie oben unter Bezug auf Fig. 8 beschrieben, werden lokale Verbindungen strukturiert, um eine lokale Verbindung 186 zur Verbindung des (P+)-Bereiches 182 und eine lokale Verbindung 188 zur Verbindung des (P+ )-Bereiches 184 zu schaffen. Die (P+)-Bereiche 182 und 184 bilden den Kollektor und Emitter des NPN-Bipolartransistors und der (N+)-Bereich 158 und der Basiskontakt 164 bilden die Basis des PNP-Transistors. Hiernach werden Kontakte gebildet entsprechend den Kontakten 128-138 aus Fig. 9 und des entsprechenden Prozeßschrittes gebildet.
Unter Bezug auf Fig. 13 ist nun eine weitere Ausführung der vorliegenden Erfindung gezeigt, in der die Emitterelektrode direkt auf das Substrat strukturiert wird, ohne daß die Öffnung 45 in der Oxidschicht 38 gebildet werden muß. Die Struktur in Fig. 13 wird durch das Entfernen jedweden Oxids über dem selbstleitenden Basisbereich 44 und anschließendes Strukturieren der Schichten 46, 48 und 49 in derselben Art wie oben in bezug auf die Fig. 4 und 5 beschrieben gebildet. Dies ergibt eine Elektrode 56', die auf dem Substrat gebildet wird, wobei die vertikale Wand der Emitterelektrode 56' das Substrat kontaktiert. Nach Bildung derselben mit den Schichten 58 und 60, die auf der Emitterelektrode 56' liegen, werden Seitenwandoxidschichten 74' und 76' auf den vertikalen Wänden derselben in einer Art gebildet, die der Bildung der Seitenwandoxidschichten 74 und 76 gemäß Fig. 6 entspricht. Jedoch sind diese Seitenwandoxidschichten 74' und 76' dicker, um der durch die Oxidschicht 38 geschaffenen Überlappung Rechnung zu tragen, entsprechend den Fig. 4 bis 6. Hiernach werden die Silizidschichten 84' und 86' entsprechend den Silizidschichten 84 und 86 aus den Fig. 4 bis 6 gebildet und so dotiert, daß sie (P+)-Übergänge 120' und 122' bilden. Durch das etwas dickere Ausbilden der Seitenwandoxidschichten 74' und 76' wird der Rand der Silizidschichten 120' und 122' in effizienter Weise nach außen versetzt. Hieraus ergibt sich, daß die seitliche Bewegung des Dotierungsmaterials, das in die Silizidschichten 84' und 86' implantiert wird, weiter aus dem sich neben der Elektrode 56' ergebenden (N+)-Übergang zurückgedrängt wird. Dies läßt sich selbstverständlich durch das Schaffen einer dickeren Titanschicht vor dem Bilden und Implantieren der Silizidschichten 84' und 86' anpassen.
Um zu gewährleisten, daß die Ränder der in dem MOS-Transistor gebildeten Source-/Drain-Übergänge ausreichend nahe an den Rändern des Kanalbereichs sind, ist es erforderlich, einen Kontakt irgendeiner Art zwischen dem Rand des Source-/Drain-Bereichs und dem Rand des Kanalbereichs zu schaffen. Dies resultiert aus der Tatsache, daß der Rand des (P+)-Bereichs weiter entfernt von dem vertikalen Rand der Gateelektrode ausgebildet wurde, da die um das Gate des MOS-Transistors gebildete Seitenwandoxidschicht dieselbe Dicke aufweist wie die Seitenwandoxidschichten 74' und 76', die an den vertikalen Wänden der Emitterelektrode 56' gebildet sind. Da diese Seitenwandoxidschichten in der Dicke stärker ausgelegt wurden, um der mangelnden Überlappung der Emitterelektrode 56' Rechnung zu tragen, ist es erforderlich, eine Durchgriffimplantierung vor dem Aufbringen der Titanschicht durchzuführen. Diese Implantierung ist eine leichte P-Implantierung und wird typischerweise nach dem Bilden der Seitenwandoxidschichten durchgeführt. Diese Implantierung wird relativ flach sein und seitlich zu dem Rand des Kanalbereichs diffundieren. Die nachfolgende Source-/Drain-Implantierung in die Silizidschichten wird sich mit dieser Durchgriffimplantierung mischen, wobei die Durchgriffsimplantation den Kontakt mit dem Rand des Kanalbereichs herstellt. Dies ist ein gebräuchlicher Vorgang. Die sich ergebende Struktur beseitigt das Erfordernis eines Strukturierungsschrittes, durch den die Öffnung 45 in der Oxidschicht 38 gebildet wird, wie in Fig. 4 gezeigt ist.
Unter Bezug auf die Fig. 14 und 15 werden nun die Schritte dargestellt, die für das Bilden einer schwerschmelzenden Metallgateelektrode für den MOS-Transistor und einer schwerschmelzenden Metallelektrode für den Bipolartransistor erforderlich sind. Der Prozeß zur Bildung der BICMOS-Vorrichtung ist bis zu dem in Fig. 3 gezeigten Schritt derselbe, indem eine Schicht aus schwerschmelzendem Metall auf das Substrat an Stelle der Polyschicht 46 aufgebracht wird. Diese schwerschmelzende Metallschicht besteht aus Wolfram, das anschließend mit Störstoffen dotiert wird, ungefähr in dem Ausmaß wie die Polyschicht 46. Eine Schutzkappe wird anschließend über das Substrat aufgebracht, ähnlich der Schutzkappe 49 aus Fig. 4. Die sich ergebende Schicht aus schwerschmelzendem Metall und der Schutzkappe wird dann zur Bildung einer Emitterelektrode 188 und einer Gateelektrode 190 mit einer Schutzkappe 192, die die Emitterelektrode 188 überdeckt, und einer Schutzkappe 194, die die Gateelektrode 190 überdeckt, strukturiert. Zusätzlich wird die schwerschmelzende Metallschicht 196 über dem Kollektor mit einer Schutzkappe 198 über dem Kollektor 196 gebildet. Anschließend werden Seitenwandoxidschichten 200 auf der Emitterelektrode 188 und Seitenwandoxidschichten 202 an den vertikalen Seitenwänden der Gateelektrode 190 gebildet. Hiernach wird eine Schicht aus Titan auf dem Substrat ähnlich zu der in Fig. 7 dargestellten Vorgehensweise aufgebracht, wodurch jeweils Silizidschichten 78-86 in den MOS- und Bipolarbereichen gebildet werden. In dieser Reaktion reagiert das auf der Emitterelektrode 188 gebildete schwerschmelzende Metall mit dem darunterliegenden Silizium unter Bildung einer Silizidemitterelektrode 196 und einer Silizidkollektorelektrode 199. Hiernach wird das nicht verbrauchte Titan entfernt, wodurch die Silizidschichten 78-86 und die Silizidemitterelektrode 196 zurückbleiben.
Zusammenfassend wird ein Prozeß geschaffen, in dem zwei Bereiche auf dem Substrat festgelegt werden, einer zur Bildung eines MOS-Transistors und einer zur Bildung eines NPN- oder PNP-Bipolartransistors. Nachdem die Bereiche festgelegt sind, wird eine Gateelektrode in dem MOS-Transistorbereich gebildet, die von der Siliziumfläche durch ein Gateoxid getrennt ist, und eine Emitterelektrode wird in dem NPN-Bipolarbereich gebildet, die an die in dem PNP-Bipolarbereich gebildete Siliziumflächenabstandsschicht anschließt. Die Elektroden werden aus polykristallinem Silizium gebildet, und mit N-Störstoffen dotiert, und anschließend wird eine Schicht aus Oxid an den Seitenwänden derselben gebildet. Die oberen Flächen derselben sind mit einer Schicht aus Titan und hiernach einer Schicht aus Oxid verschlossen. Eine weitere Schicht aus Titan wird hierauf auf die gesamte Fläche, die in Kontakt zu den Source-/Drain-Bereichen des MOS-Transistors und den Basisbereichen auf jeder Seite der Emitterelektrode des Bipolartransistors steht, aufgesputtert. Das Titan wird dann einer Reaktion unterzogen, um Titandisilizid an den freiliegenden Silizium- und Polysiliziumflächen zu bilden. Hiernach werden N-Störstoffe in den störstellenleitenden Basisbereich des NPN-Bipolartransistors, in den Emitter und Kollektor des PNP-Bipolartransistors und die Source-/Drain-Bereiche des MOS- Transistors implantiert. Die schützenden Oxidkappen über der Gateelektrode und Emitterelektrode verhindern, daß P-Störstoffe in die Emitterelektrode eintreten. Das nicht verbrauchte Titan bewirkt zusätzlich zu dem das Gate des MOS-Transistors umgebenden Seitenwandoxid und zu der Emitterelektrode des NPN- Bipolartransistors einen Versatz der Störstoffe von den Rändern derselben. Ein nachfolgender Temperschritt treibt die Störstoffe aus dem Silizid in das Substrat zur Bildung eines metallurgischen Übergangs zur Bildung des Source-/- Drain-Übergangs und der störstellenleitenden Basis hinein. Zusätzlich werden die in die Emitterelektrode implantierten Störstoffe abwärts in das Substrat zur Bildung des Emitters des Bipolartransistors hineingetrieben.
Obgleich die bevorzugte Ausführung im Detail beschrieben wurde, sollte offensichtlich sein, daß zahlreiche Veränderungen, Ersetzungen und Abänderungen darin gemacht werden können, ohne von der Idee und dem Schutzbereich der Erfindung, wie er in den nachfolgenden Ansprüchen definiert ist, abzuweichen.

Claims

1. Verfahren zum Herstellen eines bipolaren Transistors in einem Halbleiterkörper, enthaltend:

Bilden einer eigenleitenden Basis (44) eines ersten Leitungstyps in einer ersten Zone einer Fläche des Halbleiterkörpers;

Bilden einer Emitterelektrode (56) in Kontakt mit der eigenleitenden Basis, wobei die Emitterelektrode mit Störstoffen eines zweiten Leitungstyps dotiert ist;

Bilden einer ersten Schicht (58) aus schwerschmelzendem Metall auf der Fläche der Emitterelektrode; gekennzeichnet durch:

Bilden einer Schutzkappe (60) auf der Schicht (58) aus schwerschmelzendem Metall auf der Emitterelektrode (56);

Freilegen eines Abschnitts der eigenleitenden Basis (44) an einer Stelle angrenzend an die mit einer Kappe versehenen Emitterelektrode (56);

Bilden einer zweiten Schicht (78) aus schwerschmelzendem Metall über dem freigelegten Abschnitt der eigenleitenden Basis (44) und der mit einer Kappe versehenen Emitterelektrode (56);

Erzeugen einer Reaktion des schwerschmelzenden Metalls zur Bildung eines Silizid-Films (84, 86, 88) bei dem freiliegenden Abschnitt der eigenleitenden Basis (44) und der Emitterelektrode (56);

Implantieren von Störstoffen des ersten Leitungstyps in den freiliegenden Abschnitt der eigenleitenden Basis (44); und

Treiben der implantierten Störstoffe in den freiliegenden Abschnitt der eigenleitenden Basis.

2. Verfahren nach Anspruch 1, ferner enthaltend:

Aufbringen einer Oxidschicht (68) auf der ersten Zone nach dem Schritt der Bildung der Schutzkappe (60) auf der Emitterelektrode (56); und

anisotropisches Ätzen der Oxidschicht, damit die Seitenwandoxidfäden (74, 76) auf der mit einer Kappe versehenen Emitterelektrode (56) zurückbleiben, bevor der Schritt des Bildens der zweiten Schicht (78) aus schwerschmelzendem Metall ausgeführt wird.

3. Verfahren nach Anspruch 1, ferner enthaltend:

Bilden einer Gate-Oxidschicht (36) über einer zweiten Zone der Oberfläche des Halbleiterkörpers;

und wobei der Schritt des Bildens der Emitterelektrode enthält:

Aufbringen einer Schicht (46) aus polykristallinem Silizium über den ersten und zweiten Zonen;

Implantieren von Störstoffen eines zweiten Leitungstyps in die Schicht (46) aus polykristallinem Silizium; und

Entfernen ausgewählter Abschnitte der Schicht aus polykristallinem Silizium zur Bildung einer Gateelektrode (50) in der zweiten Zone und der Emitterelektrode (56) in der ersten Zone.

4. Verfahren nach Anspruch 3, bei welchem der Schritt des Bildens der ersten Schicht (58) aus schwerschmelzendem Metall enthält:

Aufbringen einer Titanschicht (48) über der Schicht (46) aus polykristallinem Silizium vor dem Schritt des Entfernens ausgewählter Abschnitte davon;

und wobei der Schritt des Bildens der Schutzkappe enthält:

Bilden einer Oxidschicht (49) über der Titanschicht (48) vor dem Schritt des Entfernens ausgewählter Abschnitte der Schicht (46) aus polykristallinem Silizium, so daß die Titanschicht (48) und die Oxidschicht (49) mit der Gateelektrode (50) und der Emitterelektrode (56) gemustert werden.

5. Verfahren nach Anspruch 1, bei welchem der Schritt des selektiven Implantierens von Störstoffen des ersten Leitungstyps das Implantieren der Störstoffe in den Silizid-Film (84, 86) enthält, der aus der zweiten schwerschmelzenden Schicht (78) gebildet ist.

6. Verfahren nach Anspruch 1, bei welchem das schwerschmelzende Metall (58, 78) Titan umfaßt und das Silizid (84, 86, 88) Titandisilizid umfaßt.

7. Verfahren nach Anspruch 1, bei welchem der Schritt des Treibens der Störstoffe das Tempern des Halbleiterkörpers umfaßt.

8. Verfahren nach Anspruch 1, bei welchem der Schritt des Implantierens von Störstoffen des ersten Leitungstyps enthält:

Freilegen eines Abschnitts der ersten Zone auf der Oberfläche des Halbleiterkörpers einschließlich des freiliegenden Abschnitts der eigenleitenden Basis (44) und der Emitterelektrode (56) für einen Ionenstrahl aus Störstoffen des ersten Leitungstyps, so daß die Störstoffe in den Silizid-Film (84, 86) an dem freigelegten Abschnitt der eigenleitenden Basis (44) implantiert werden, jedoch auf der Emitterelektrode (56) gegen ein Implantieren in den Silizid-Film (88) gesperrt sind.

9. Verfahren nach Anspruch 1, ferner enthaltend: Bilden eines mit der Oberfläche des Siliziums mit einem tiefen Kollektorkontakt (34) des zweiten Leitungstyps verbundenen vergrabenen Kollektor (12) des ersten Leitungstyps in der ersten Zone der Oberfläche des Halbleiterkörpers;

Bilden einer in Kontakt mit dem tiefen Kollektorkontakt (34) stehenden Kollektorelektrode (62) in der Weise, daß während des Schritts der Bildung der ersten Schicht (58) aus schwerschmelzendem Metall auf der Emitterelektrode (56) auch eine Schicht (64) aus schwerschmelzendem Metall auf der Kollektorelektrode (62) gebildet wird und ferner so, daß während des Schritts der Bildung der Schutzkappe (60) über der Schicht (58) aus schwerschmelzendem Metall auf der Emitterelektrode (56) auch eine Schutzkappe (66) über der Schicht (64) aus schwerschmelzendem Metall auf der Kollektorelektrode (62) gebildet wird.

10. Verfahren nach Anspruch 1, ferner enthaltend: Bilden einer Feldoxidschicht (26, 32) an den Grenzen der ersten Zone auf der Oberfläche des Halbleiterkörpers.