KR890001193A - 자기 정합된 npn 에미터와 베이스 및 mosfet 소오스/드레인을 형성하기 위한 bicmos 처리 방법 - Google Patents

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Abstract

내용 없음

Description

자기 정합된 NPN에미터와 베이스 및 MOSFET 소오스/드레인을 형성하기 위한 BICMOS 처리방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 매입 콜렉터를 갖고 있는 MOS 영역과 바이폴라 영역을 형성한후의 실리콘 기판에 단면도.

Claims (22)

  1. 반도체 본체내에 바이폴라 트랜지스터를 형성하지 위한 방법에 있어서, 반도체 본체 표면에 제1영역 내에 제1전도형태의 진성베이스를 형성하는 수단, 진성 베이스와 접촉되어 있고 제2전도 형태의 불순물로 도우프된 에미터 전극을 형성하는 수단, 에미터 전극의 표면상에 제1내화 금속층을 형성하는 수단, 에미터 전극상의 내화 금속층상에 보호캡을 형성하는 수단, 캡된 에미터 전극에 인접한 위치에서 진성 베이스의 일부분을 노촐시키는 수단, 진성베이스의 노출부분과 캡된 에미터 전극상에 제2내화 금속층을 형성하는 수단, 진성베이스의 노출부분과 에미터 전극에 실리사이드 막을 형성하기 위해 내화 금속을 반응시키는 수단, 제1전도 형태의 불순물을 진성베이스의 노출 부분내로 주입시키는 수단, 및 주입된 불순물을 진성 베이스의 노출 부분내에 드라이브 다운시키는 수단을 포함하는 것을 특징으로 하는 방법.
  2. 재1항에 있어서, 에미터 전극상에 보호캡을 형성하는 스탭후, 산화물층을 선정된 두께로 제1영역상에 피착시키는 수단, 및 제2내화 금속층을 형성하는 스텝전에, 캡된 에미터 전극상에 측벽 산화물 필라멘트를 남기기 위해 산화물을 비등방성 에칭시키는 수단을 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 게이트 산화물층을 선정된 두께로 반도체 기판표면에 제2영역사에 형성하는 수단을 포함하고, 에미터 전극을 형성하는 스텝이, 제1영역과 제2영역상에 다결정성 실리콘층을 피착시키는 수단, 제2전도 형태의 불순물을 다결정성 실리콘층내로 주입시키는 수단, 및 제2영역내에 게이트 전극을 정하고 제1영역내에 에미터 전극을 정하기 위해 다결정성 실리콘층의 선택된 부분을 제거하는 수단을 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 게이트 전극과 에미터 전극상에 제1내화 금속층을 형성하는 스텝이 선택된 부분을 제거하는 스텝전에, 티타늄층을 다결정성 실리콘층상에 피착시키는 수단을 포함하고, 보호캡을 형성하는 스텝이 티타늄층과 산화물층이 게이트 전극과 에미터전극을 패턴화되도록 다결정성 실리콘층의 선택된 부분을 제거하는 스텝전에 티타늄층상에 산화물층을 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 제1전도 형태의 불순물을 선택적으로 주입시키는 스텝이 실리사이드는 스켑이 실리사이드 막내의 선정된 깊이로 제 2내화 금속층으로 형성된 실리사이드막내로 불순물을 주입시키는 수단을 포함하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 내화금속이 티타늄을 포함하고, 실리사이드가 티타늄 디실리사이드를 포함하는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 불순물을 드라이브다운시키는 스텝이 선정된 온도에서 선정된 기간동안 반도체 본체를 어닐링시키는 수단을 포함하는 것을 특징으로 하는 방법.
  8. 제1항에 있어서, 제1전도 형태의 불순물을 주입시키는 스텝이 불순물이 진성베이스의 노출부분에서 실리사이드막대로 주입되지만, 에미터 전극상의 실리사이드 막대로 주입되지 못하도록 선정된 에너지와 선량으로 진성 베이스의 노출부분과 에미터 전극을 포함하는 반도체 표면의 제1영역의 일부분을 제1전도 형태의 불순물을 이온 비임에 노출시키는 수단을 포함하는 것을 특징으로 하는 방법.
  9. 제1항에 있어서, 반도체 본체 표면의 제1영역내에, 제2전도 형태의 깊은 콜렉터 접속부를 갖고 있는 실리콘 표면에 접속된 제2전도 형태의 매입 콜렉터를 형성하는 수단, 및 에미터 전극상에 재1내화 금속층을 형성하는 스텝중에 내화 금속층이 콜렉터 전극상에 형성되고, 에미터 전극상의 내화 금속층상에 배치된 보호캡을 형성하는 스텝중에 내화 금속층에 배치된 보호캡이 콜렉터 전극상에 형성되도록 깊은 콜렉터 접촉부와 접촉관계로 콜렉터 전극을 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  10. 제1항에 있어서, 반도체 본체 표면이 제1영역의 경계영역에 필드 산화물층을 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  11. 반도체 본체내의 BICOMS 장치용 얕은 실리사이드오된 베이스 접합주부와 소오스/드레인 접합부를 형성하는 방법에 있어서, 반도체 본체 표면의 제1N-형 영역내에 실리콘 표면과의 깊은 콜렉터 접속으로 n-형 매입 콜렉터를 형성하는 수단, 반도체 본체 표면의 제1n-형 영영과, 제n-형 영역으로부터 분리된 2n-형 영역상에 게이트 산화물층을 형성하는 수단, 매입 콜렉터 상에 배치된 제1n- 형 영역의 소정 위치에 진성배이스를 형성하는 수단, 진성베이스상의 배치된 게이트 산화물층 내에 에미터 개구를 형성하는 수단, 에미터 개구상이 및 제2n-형 영역내에 다결정성 실리콘층을 형성하는 수낟, N-형 불순물을 다결정성 실리콘층내에 주입시키는 수단, 제1내화 금속층과 비반응성인 물질로 제1내화 금속층상에 보호캡을 형성하는 수단, 에미터 개구상의 제2n-형 영역내에 게에트 전극과 제1n-형 영역내에 에미터 전극을 형성하기 위해 다결정성 실리콘층, 제1내화 금속층 및 보호캡을 패턴화시켜 에칭시키는 수단, 다결정성 실리콘 게이트 전극과 에미터 전극의 수직 표면상에 측벽 산화물층을 형성하는 수단, 외인성 베이스 영역을 정하기 위해 베이스 표면의 일부분과 소오스와 드레인 영역을 정하기 위해 게이트 전극을 노출시키는 수단, 정해진 외인성 베이스 영역, 소오스와 드레인 영역 및 에미터와 게이트 전극가 접촉되는 제2내화 금속층을 형성하는 수단, 정해진 외인성 베이스 영역, 소오스와 드레인 영역, 및 에미터와 게이트 전극상에 실리사이드막을 형성하기 위해 제1 및 제2화 금속층의 일부분을 반응시키는 수단, P-형 불순물이 외인성 베이스 영역 및 소오스와 드레인 영역상의 실리사이드층내로 주입되도록 제1영역내에 선정된 에너지와 선량으로 P-형 불순물을 주입시키는 수단, 실리사이드 형성하디 위해 반응되지 않는 제2내화 금속층 부분을 제거하는 수단. 및 제1영역내에 진성베이스와 접촉되고 제2영역내의 실리사이드 막 하루에 금속 접합부를 형성하기 위해 에미터 전극내에 주입된 불순물을 진성베이스 내에 드라이브 다운시키는 수단을 포함하는 것을 특징으로 하는 방법.
  12. 제11항에 있어서, 제2n-형 영역이 필드 산화물에 의해 제1n-형 영역으로부터 분리되고 진성 베이스가 필드산화물에 의해 깊은 콜렉터 접합부로부터 분리되는 것을 특징으로 하는 방법.
  13. 제11항에 있어서,게이트 산화물층하부에 진성베이스를 형성하는 스텝 게이트 산화물층하부에 p-형 영역을 형성하기 위해 선정된 에너지와 선량으로 p-형 불순물을 게이트 산화물층을 통해 제1n-형 영역의 선택된 부분애로 주입시키는 수단을 포함하는 것을 특징으로 하는 시스템.
  14. 제11항에 있어서, 측벽 산화물층을 형성하는 스텝이 에미터 전극상에 보호캡을 형성하는 스텝후에, 제1 및 제2n-형 영역상에 산화물층을 선정된 두께로 피착시키는 수단, 및 제2내화 금속층을 형성하는 스텝전에, 캡된 에미터와 게이트 전극상에 측벽산화물 ??라멘트들을 남기기 위해 산화물층을 비등방성 에칭시키는 수단을 포함하는 것을 특징으로 하는 방법.
  15. 제11항에 있어서, p-형 불순물을 주입시키는 스텝이 불순물을 소정의 깊이로 외인성 베이스 영역 및 소오스와 드레인 영역내의 실리사이드 막내에 주입시키는 수단을포함하는 것을 특징으로 하는 방법.
  16. 제12항에 있어서, 내화, 금속이 티타늄을 포함하고, 실리사이드가 티타늄 디실리사이드를 포함하는 것을 특징으로 하는 방법.
  17. 제11항에 있어서, 제1 및 제2내화 금속층을 형성하는 스텝이 제1 및 제2n-형 영역산에 내금속을 선정한 두께로 스퍼터링을 하는 수단을 포함하는 것을 특징으로 하는방법.
  18. 제11항에 있어서, 불순물을 드라이브 다운시키는 스텝이 선정된 온도에서 선정된 기간동안 반도체 본체를 어닐링시키는 수단을 포함하는 것을 특징으로 하는 방법.
  19. BICMOS 장치내에 얕은 실리사이드로된 접합부를 형성하는 방법에 있어서, 반도체 본체의 표면에 MOS 영역과 반도체 본체내에 배치된 제1전도 형태의 진성베이스를 갖고 있는 바이폴라 영역을 정하는 수단, 진성 베이스의 표면과 접촉되어 있고 진성 베이스의 전도 형태와 반대인 전도형태의 바이폴라 영역내에 도우프된 폴리실리콘 에미터 전극을 형성하는 수단 MOS 영역내에 있고 게이트 산화물층에 의해 분리된 게이트 전극을 형성하는 수단, 에미터와 게이트 전극상에 비반응성인 보호캡을 갖고 있는 제1내화 금속층을 형성하는 수단, 캡단 에미터 전극에 인접한 진성 베이스의 표면의 일부분과 캡된 게이트 전극에 인접한 MOS 영역의 일부분상에 실시아이등층을 형성하고, 실리사이드를 형성하기 위해 게이트와 에미터 전극상에서 내화 금속을 표면과 반응시키는 수단, 제1전도 형태의 불순물을 보호캡에 의해 덮혀있지 않은 실리사이드 층내로 주입시키는 수단, 및 금속 접합부를 형성하기 위해 실리사이드층내의 불순물을 진성베이스 영역과 MOS 영역내로 드라이브 다운시키고, 하부에 금속 접합부를 형성하기 위해 에미터 전극내의 제2전도 형태의 불순물 기판내로 드라이브 다운시키는 수단을 포함하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서, 반도체 본체의 표면에 제2전도 형태의 영역을 정하은 수단, 게이트 전극의 형성중에 정해진 영역상에 스페이서를 형성하는 수단, MOS 영역내에 실리사이드층을 형성하는 스텝중에 스페이서의 2측면상에 정해진 영역내에 실리사이드막을 형성하는 수단, MOS 영역내의 실리사이드막내로 불순물을 주입시키는 동안에 정해진 영역내의 실리사이드 막내로 제1전도 형태에 불순물을 주입시키는 수단, 및 MOS 영역내로 불순물을 드라이브 다운시키는 수텝중에 실리사이드막 하부에 금속 접합부를 형성하기 위해 주입된 불순물을 드라이브 다운시키는 수단을 포함하는 제2전도 형태의 베이스 영역을 갖고 있는 트랜지스터를 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  21. 제19항에 있어서, 에미터 전극과 게이트 전극을 형성하는 스텝이, MOS 영역의 표면상에 산화물층을 형성하는 수단, 바이폴라 영역의 표면상에 산화물을 형성하는 수단, 진성 베이스상의 소정위치에 바이폴라 영역의 표면상에 산화물층을 통하는 접촉부를 에칭시키는 수단, 산화물층과 이를 통하는 접촉부상에 폴리실리콘층을 형성하는 수단, 제2전도 형태의 불순물을 폴리실리콘층내로 유입시키는 수단, 폴리실리콘층상에 내화 금속층을 피착시키는 수단, 내화 금속층상에 보호캡으로서의 산화물층을 형성하는 수단, 및 에미터 전극과 게이트 전극을 형성하기 위해 폴리실리콘층, 내화 금속층 및 보호캡의 선택된 부분들을 제거하는 수단을 포함하는 것을 특징으로 하는 방법.
  22. BICMOS 장치를 형성하기 위한 방법에 있어스, p-형 기판을 제공하는 수단, 이 기판의 표면에 n-형 영역을 형성하는 수단, 표면에 깊은 콜렉터 접속부를 갖고 있고, .n-형 영역의 제1영역하부에 배치된 n-형 매입 콜렉터를 제공하는 수단, 제1영역으로부터 분리된 n-형 영역의 제2영역을 정하는 수단, 제1 및 제2영역상에 게이트 산화물층을 선정된 두께로 형성하는 수단, n-형 영역의 제1영역내에 배치된 p-형 진성베이스를 형성하는 수단, 진성 베이스상에 배치된 게이트 산화물층내에 에미터 개구를 형성하는 수단, 제1 및 제2영역상에 제1내화 금속층을 선정된 두께로 형성하는 수단, n-형 불순물을 제1내화 금속층내로 주입시키는 수단, 제1내화 금속층상에 보호 산화물캡을 형성하는 수단, 제2영역내에 게이트 전극을 형성하고 에미터 개구상에 배치된 제1영역내에 에미터 전극을 형서하기 위해 선택된 위치내에서 제1내화 금속층과 보호캡을 에칭시키는 수단, 게이트 전극과 에미터 전극의 수직 표면상에 측벽 산화물층을 형성하는 수단, 외인성 베이스 영역을 정하기 위해 제1영역내의 캡된 에미터 전극에 인접한 n-형 영역 표면의 일부분과 소오스/드레인 영역을 정하기 위해 제2영역내의 캡된 게이트 전극에 인접한 n-형 영역표면의 일부분을 노출시키는 수단, n-형 영역이 노출 부분의 접촉부상에 제2내화금속층을 형성하는 수단, 실리사이드 막을 형성하기 위해 n-형 영역의 노출부분과 접촉되는 제1 및 제2내화 금속층 부분들을 반응시키는 수단, p-형 불순물을 선정된 에너지와 선량으로 실리사이드 막내로 주입시키는 수단, 실리사이드층을 형성하기 위해 반응되지 않은 내화 금속 부분을 제거하는 수단, 제2영역내의 실히사이드층 하부에 금속 접합부를 형성하고 제1영역내의 진성베이스와 접촉하기 위해 실리사이드막으로부터 n-형 영역내로 불순물 물질을 드라이브 다운시키고, 금속접합부를 형성하기 위해 진성베이스내로 에미터 전극내에 주입된 불술물을 드라이브 다운시키는 수단을 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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