KR960704346A - 바이폴라 트랜지스터 제조방법(bipolar transistor process) - Google Patents

바이폴라 트랜지스터 제조방법(bipolar transistor process)

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Abstract

불순물의 직접적인 주입으로 인해, 바이폴라 반도체 디바이스의 활성 영역에 끼치는 손상을 억제하는 바이폴라 반도체 디바이스 제조방법 임의 재료(74)는 반도체 기판상에 선택적으로 데포지트 되는데, 상기 재료는, 실리콘 및 폴리실리콘과 같은 어떤 물질 상에서는 재료 형성이 일어나며, 실리콘 디옥사이드 및 실리콘 니트라이드와 같은 다른 물질 상에서는 재료 형성이 억제되는 특징을 지닌다. 불순물들은 상기 기판내로 보다는 상기 재료내에 주입된다. 그리고 나서, 급속 열어닐(RTA) 혹은 퍼너스 어닐(furnace anneal)과 같은 표준 공정에 의해 불순물들은 확성 역영내로 확산된다. 상기 재료는 일반적으로 게르마늄을 포함하여, 보통, 다결정 실리콘-게르마늄 합금이다. 불순물의 확산 깊이는 몇가지 파라미터들을 조작함으로서 매우 정확하게 제어될 수 있다. 상기 파라미터들은 재료의 두께, 불순주입물의 에너지, 불순 주입물의 밀도, 및 재료내의 게르마늄 농도를 포함한다. 상기 제조방법은 또한 결함없는 CMOS 및 BiCMOS 디바이스를 제공하는데 이용될 수 있다.

Description

바이폴라 트랜지스터 제조방법(BIPOLAR TRANSISTOR PROCESS)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 CMOS 디바이스의 제조에 있어서의 공정 단계들을 도시한 것이다.

Claims (17)

  1. 불순물의 직접적인 주입으로 인해, 베이스 , 에미터, 콜렉터 접점용으로 개구부들이 형성된 산화물층을 갖는 바이폴라 디바이스의 활성 영역에 끼치는 손상을 억제하는 바이폴라 디바이스 제조방법으로서, 산화물층의 개구부들내의 활성 영역상에 , 게르마늄을 포함하는 버퍼 재료를 선택적으로 데포지트하는 단계; 베이스 접점 개구부내에 형성된 버퍼 재료내로 제1도전 형태의 제1불순물을 주입하는 단계; 콜렉터와 에미터 접점 개구부들내에 형성된 버퍼 재료내로 제2도전 형태의 제2불순물을 주입하는 단계; 및 디바이스의 활성 영역들 내로 상기 불순물들을 확산시키는 단계;를 포함하는 바이폴라 디바이스 제조 방법.
  2. 제1항에 있어서, 버퍼 재료가 실리콘-게르마늄 합금을 포함하는 바이폴라 디바이스 제조방법.
  3. 제1항에 있어서, 불순물을 확산시키는 단계가 퍼너스 어닐(furnace anneal)공정의 실행을 포함하는 바이폴라 디바이스 제조방법.
  4. 제1항에 있어서, 불순물을 확산 시키는 단계가 급속 급속 열 어닐 공장의 실행을 포함하는 바이폴라 디바이스 제조방법.
  5. 제1항에 있어서, 확산 단계는 확산 깊이로 불순물이 확산되도록 하는데, 상기 확산 깊이는 복수의 파라미터에 의해 제어되며, 상기 파라미터는 버퍼 재료의 두께, 주입 불순물의 에너지, 주입불순물의 밀도, 및 버퍼 재료내의 게르마늄의 농도를 포함하는 것을 특징으로 하는 바이폴라 디바이스 제조 방법.
  6. 불순물의 직접적인 주입으로 인해 바이폴라 디바이스의 활성 영역에 끼치는 손상을 억제하는 바이폴라 디바이스 제조방법으로서, 디바이스상에 산화물층을 데포지트하는 단계; 베이스, 에미터, 콜렉터 접점용으로 개구부들을 산화물층에 에칭하는 단계 산화물층의 개구부내의 활성영역상에 실리콘-게르마늄 합금을 선택적으로 테포지트하는 단계; 베이스 접점 개구부에 형성된 버퍼 재료내로 제1도전 형태의 제1불순물을 주입하는 단계; 콜렉터와 에미터 접점 개구부들에 형성된 실리콘-게르마늄 합금내를 제2도전형태의 제2불순물을 주입하는 단계; 디바이스의 활성영역내로 제1 및 제2 불순물을 확산하는 단계; 및 버퍼 재료상에 접점들을 형성하는 단계;를 포함하는 바이폴라 디바이스 제조방법.
  7. 제 6항에 있어서, 불순물을 확산시키는 단계가 퍼스널 어닐 공정을 포함하는 바이폴라 디바이스 제조방법.
  8. 제6항에 있어서, 불순물을 확산시키는 단계가 급속 열 어닐 공정의 실행을 포함하는 바이폴라 디바이스 제조방법.
  9. 제6항에 있어서, 확산 단계는 확산 깊이로 불순물이 확산되도록 하는데, 상기 확산 깊이는 복수의 파라미터에 의해 제어되며, 상기 파라미터는 버퍼 재료의 두께, 주입 불순물의 에너지,주입불순물의 밀도, 및 버퍼재료내의 게르마늄의 농도를 포함하는 것을 특징으로 하는 바이폴라 디바이스 제조방법.
  10. 불순물의 직접적인 주입으로 인해 바이폴라 디바이스의 활성영역에 끼치는 손상을 억제하는 바이폴라 디바이스 제조방법으로서,p형 반도체 기관에 n형 서브 콜렉터 영역을 형성하는 단계; 적당한 서브콜렉터 도핑을 공급하기 위해서, 서브콜렉터 영역에 관하여 경박하게 도핑된 n형 에피택시얼 층을 성장시키는 단계; 반도체 디바이스 내에 활성 영역을 형성하는 단계; 반도체 디바이스상에 산화물층을 데포지트하는 단계; 제1의 p형 불순물의 주입에 의해 진성 베이스를 형성하는 단계; 베이스,에미터, 콜렉터 접점용으로 산화물층내에 개구부들을 애칭하는 단계; 고 도전 서브 콜렉터 경로를 형성하기 위해 콜렉터접점 개구부내로 제1의 n형 불순물을 주입하는 단계; 산화물층이 없는 영역상에 제1의 실리콘-게르마늄 합금을 선택적으로 데포지트하는 단계; 콜렉터와 에미터 접점 개구부상에 제1마스크를 형성하는 단계; 베이스 접점 개구부에 형성된 제1의 실리콘-게르마늄 합금내로 제2의 p형 불순물을 주입하는 단계; 제1마스크를 제거하는 단계; 베이스 접점 개구부상에 제2마스크를 형성하는 단계; 콜렉터와 에미터 접점 개구부에 형성된 제1의 실리콘-게르마늄 합금내로 제2의 p형 불순물을 주입하는 단계; 제2마스크를 제거하는 단계; 바이폴라 디바이스의 활성 영역내로 제2의 n형 및 제2의 p형 불순물을 확산시키는 단계;그리고 제1재료상에 실리사이드(silicide)접점들을 형성하는 단계;를 포함하는 바이폴라 디바이스 제조방법.
  11. 제10항에 있어서, 제2의 n형 및 제2의 p형 불순물을 확산시키는 단계가 퍼너스 어닐 공정의 실행을 포함하는 바이폴라 디바이스 제조방법.
  12. 제10항에 있어서, 제2의 n형 및 제2의 p형 불순물을 확산시키는 단계가 급속열 어닐 공정의 실행을 포함하는 바이폴라 디바이스 제조방법.
  13. 제10항에 있어서, 확산 단계는 확산 깊이로 불순물이 확산되도록 하는데, 상기 확산 깊이는 복수의 파라미터에 의해 제어되며, 상기 파라미터는 제1재료의 두께, 주입불순물의 에너지, 주입 불순물의 밀도, 및 제 1재료내의 게르마늄의 농도를 포함하는 것을 특징으로 하는 바이폴라 디바이스 제조방법.
  14. 불순물의 직접적인 주입으로 인해 바이폴라 디바이스의 활성영역에 끼치는 손상을 억제하는 바이폴라 디바이스 제조방법으로서, n형 반도체 기판에 p형 서브 콜렉터 영역을 형성하는 단계; 정당한 콜렉터 도핑을 공급하기 위해서, 서브 콜렉터 영역에 관하여 경박하게 도핑된 p형 에피텍시얼층을 성장시키는 단계; 반도체 디바이스내에 활성 영역을 형성하는 단계; 반도체 디바이스상에 산화물층을 테포지트하는 단계; 제1의 n형 불순물의 주입으로 인해 진성 베이스를 형성하는 단계; 베이스 에미터, 및 콜렉터접점용으로 산화물층에 개구부들을 에칭하는 단계; 서브 콜렉터에 대한 고도전성의 경로를 형성하기 위해서 콜렉터 접점 개구부내로 제1의 p형 불순물을 주입하는 단계; 산화물층이 없는 영역상에 제1의 실리콘-게르마늄 합금을 선택적으로 테포지트하는 단계; 콜렉터와 에미터 접점 개구부상에 제1마스크를 형성하는 단계; 베이스 접점 개구부에 형성된 제1의 실리콘-게르마늄 합금내로 제2의 n형 불순물을 주입하는 단계; 제1마스크를 제거하는 단계; 베이스 접점 개구부상에 제2마스크를 형성하는 단계; 콜렉터와 에미터 접점 개구부에 형성된 제1의 실리콘-게르마늄 합금내로 제2의 불순물을 주입하는 단계; 제2마스크를 제거하는 단계; 바이폴라 디바이스의 활성 영역내로 제2의 p형 및 제2의 n형 불순물을 확산시키는 단계; 그리고 제1재료상에 실리사이드 접점들을 형성하는 단계;를 포함하는 바이폴라 디바이스 제조방법.
  15. 제14항에 있어서, 제2의 n형 및 제2의 p형 불순물을 확산시키는 단계가 퍼너스 어닐 공정의 실행을 포함하는 바이폴라 디바이스 제조방법.
  16. 제14항에 있어서, 제2의 n형 및 제2의 p형 불순물을 확산시키는 단계가 급속 열 어닐 공정의 실행을 포함하는 바이폴라 디바이스 제조방법.
  17. 제14항에 있어서, 확산 단계는 확산 깊이로 불순물이 확산되도록 하는데 상기 확산 깊이는 다수의 파라미터에 의해 제어되며, 상기 파라미터는 제1재료의 두께,불순주입물의 에너지, 불순 주입물의 밀도, 및 제1재료내의 게르마늄의 농도를 포함하는 것을 특징으로 하는 바이폴라 디바이스 제조방법.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100749644B1 (ko) * 2006-08-30 2007-08-14 동부일렉트로닉스 주식회사 바이폴라 정션 트랜지스터 형성 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130144A (en) * 1997-01-02 2000-10-10 Texas Instruments Incorporated Method for making very shallow junctions in silicon devices
US6777759B1 (en) 1997-06-30 2004-08-17 Intel Corporation Device structure and method for reducing silicide encroachment
US6518155B1 (en) 1997-06-30 2003-02-11 Intel Corporation Device structure and method for reducing silicide encroachment
US6136677A (en) * 1997-09-25 2000-10-24 Siemens Aktiengesellschaft Method of fabricating semiconductor chips with silicide and implanted junctions
FR2795868B1 (fr) * 1999-07-02 2003-05-16 St Microelectronics Sa Transistor mosfet a effet canal court compense par le materiau de grille
US6531365B2 (en) 2001-06-22 2003-03-11 International Business Machines Corporation Anti-spacer structure for self-aligned independent gate implantation
US6642147B2 (en) 2001-08-23 2003-11-04 International Business Machines Corporation Method of making thermally stable planarizing films
US6562713B1 (en) 2002-02-19 2003-05-13 International Business Machines Corporation Method of protecting semiconductor areas while exposing a gate
US6723622B2 (en) 2002-02-21 2004-04-20 Intel Corporation Method of forming a germanium film on a semiconductor substrate that includes the formation of a graded silicon-germanium buffer layer prior to the formation of a germanium layer
US6602747B1 (en) * 2002-06-26 2003-08-05 Taiwan Semiconductor Manufacturing Co., Ltd Method for fabricating bipolar complementary metal oxide semiconductor (BiCMOS) device structure
US6657244B1 (en) 2002-06-28 2003-12-02 International Business Machines Corporation Structure and method to reduce silicon substrate consumption and improve gate sheet resistance during silicide formation
US7718513B2 (en) * 2007-04-13 2010-05-18 International Business Machines Corporation Forming silicided gate and contacts from polysilicon germanium and structure formed

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS618916A (ja) * 1984-06-21 1986-01-16 インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン ド−プ領域の形成方法
US4692348A (en) * 1984-06-21 1987-09-08 International Business Machines Corporation Low temperature shallow doping technique
JP2860138B2 (ja) * 1989-03-29 1999-02-24 キヤノン株式会社 半導体装置およびこれを用いた光電変換装置
US5073810A (en) * 1989-11-07 1991-12-17 Hitachi, Ltd. Semiconductor integrated circuit device and manufacturing method thereof
US5296388A (en) * 1990-07-13 1994-03-22 Matsushita Electric Industrial Co., Ltd. Fabrication method for semiconductor devices
DE4035842A1 (de) * 1990-11-10 1992-05-14 Telefunken Electronic Gmbh Verfahren zur rekristallisierung voramorphisierter halbleiteroberflaechenzonen
US5156994A (en) * 1990-12-21 1992-10-20 Texas Instruments Incorporated Local interconnect method and structure
JPH04221821A (ja) * 1990-12-25 1992-08-12 Fujitsu Ltd 半導体装置の製造方法
US5242847A (en) * 1992-07-27 1993-09-07 North Carolina State University At Raleigh Selective deposition of doped silion-germanium alloy on semiconductor substrate
US5281552A (en) * 1993-02-23 1994-01-25 At&T Bell Laboratories MOS fabrication process, including deposition of a boron-doped diffusion source layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100749644B1 (ko) * 2006-08-30 2007-08-14 동부일렉트로닉스 주식회사 바이폴라 정션 트랜지스터 형성 방법

Also Published As

Publication number Publication date
JPH09502053A (ja) 1997-02-25
US5453389A (en) 1995-09-26
WO1995006327A1 (en) 1995-03-02
EP0715768A1 (en) 1996-06-12

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