JPH09502053A - バイポーラトランジスタ・プロセス - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 64
- 239000012535 impurity Substances 0.000 claims abstract description 59
- 239000000463 material Substances 0.000 claims abstract description 52
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 29
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 26
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 26
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 21
- 239000000956 alloy Substances 0.000 claims abstract description 21
- 238000009792 diffusion process Methods 0.000 claims abstract description 19
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 19
- 239000010703 silicon Substances 0.000 claims abstract description 19
- 238000002513 implantation Methods 0.000 claims abstract description 17
- 239000007943 implant Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 13
- 238000002347 injection Methods 0.000 claims description 9
- 239000007924 injection Substances 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 229910000914 Mn alloy Inorganic materials 0.000 claims 2
- 241001529936 Murinae Species 0.000 claims 1
- 239000004020 conductor Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 13
- 230000015572 biosynthetic process Effects 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 7
- 239000000377 silicon dioxide Substances 0.000 abstract description 5
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 2
- 239000002019 doping agent Substances 0.000 description 15
- 239000010408 film Substances 0.000 description 10
- 230000007547 defect Effects 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 241000894007 species Species 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 208000032544 Cicatrix Diseases 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 235000004789 Rosa xanthina Nutrition 0.000 description 1
- 241000109329 Rosa xanthina Species 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000008014 freezing Effects 0.000 description 1
- 238000007710 freezing Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 231100000241 scar Toxicity 0.000 description 1
- 230000037387 scars Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- -1 that is Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/00—Metal treatment
- Y10S148/123—Polycrystalline diffuse anneal
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
不純物の直接注入に起因した、素子の活性領域への損傷が抑制される、バイポーラ半導体素子の製造方法に関する。材料（７４）が、半導体基板上に選択的に堆積され、その材料は、シリコン、及び多結晶シリコンといったある基板上に、材料形成が発生し、二酸化シリコン、及び窒化シリコンといった他の基板上では、材料形成が抑制されるような特性を有する。不純物は、基板内ではなく、その材料内に導入される。次に、不純物は、短時間加熱アニール（ＲＴＡ）、又は電気炉アニールといった標準的なプロセスにより、活性領域内に拡散される。その材料は一般に、ゲルマニウムを含有し、通常は多結晶シリコン・ゲルマニウム合金である。不純物の拡散深度は、幾つかのパラメータを操作することにより、高精度に制御可能である。そのパラメータには、材料の厚さ、不純物注入のエネルギー、不純物注入の濃度、及びその材料内のゲルマニウム濃度が含まれる。また、本発明の方法を使用して、欠陥のないＣＭＯＳ、及びＢｉＣＭＯＳ素子が提供される。
Description
【発明の詳細な説明】
バイポーラトランジスタ・プロセス
発明の背景
本発明は、「欠陥のない」バイポーラプロセスに関し、また、本明細書におい
て説明し、「自己整合ＣＭＯＳプロセス（SELF-ALIGNED CMOS PROCESS）」と称
して、本出願人に譲渡された関連特許出願の主題でもある、ＣＭＯＳ自己整合プ
ロセスに関する。
工程の間にシリコン内に導入される、如何なる度合いの損傷、又は欠陥の形成
も、歩留りと性能を劣化させる。この劣化は、サブミクロン、及び深いサブミク
ロン構造において特に顕著になる。例えば、かかる損傷が、ＣＭＯＳ素子のソー
ス／ドレイン領域において発生する場合、結果として、漏洩電流の増大、電子な
だれの局所化、及び素子故障率の増大といった、微妙な影響となる可能性がある
。
ＣＭＯＳのソース／ドレイン、又はバイポーラのエミッタ／コレクタ形成に対
する、指示領域へのドーパントの直接注入は、損傷を導入する。このタイプの損
傷は、除去するのが非常に困難となることがよくある。更に、永久的な損傷は、
シリコンにおけるその経路に沿った、注入されたドーパント種の電子エネルギー
損失により生成される、格子変位に起因する。
ゲルマニウム、又は多結晶シリコン・ゲルマニウム（Ｓｉ1-XＧｅX）合金の堆
積が、シリコン、及びＳｉＯ2表面に対して、選択的になされ得る。ＳｉＯ2上へ
のゲルマニウム、又はシリコン・ゲルマニウム合金の堆積は、全く抑制可能であ
ることが、実験的に証明
されている。この特徴により、ゲルマニウム、又はシリコンとゲルマニウムの合
金のどちらかが、マスク、及びドーパント源の両方として、自己整合プロセスに
使用可能となる。これは、ゲルマニウムが、シリコン基板において使用されて、
ｎ型ドーパント種の拡散が制御される場合に、特に問題とされる。非常に高濃度
のゲルマニウムを有する、シリコン領域内へのｎ型ドーパントの注入は、理論及
び実験により、損傷凍結へと至らしめる。すなわち、ｎ型ドーパントとゲルマニ
ウム間の吸引的な相互作用だけでなく、シリコンとゲルマニウムの損傷部分にお
ける格子間シリコンのために、損傷は永久的となる。従って、ゲルマニウムを使
用して、ｎ型ドーパントの拡散を制御可能であるが、ｎ型ドーパントが、高ドー
ズ量で注入される場合、永久的な損傷が導入される可能性がある。代替の１つと
しては、最終的にはその構造から除去される材料に、損傷を移行させる別のプロ
セスにより、基板にｎ型ドーパントを供給することである。これは、以下で例示
するように、一般的な手法である。
選択性は、堆積プロセスのみに限定されず、エッチングプロセスでも展開可能
である。ＳｉＯ2と多結晶シリコン間の慣用的な選択性は、多結晶ＳｉＧｅだけ
でなく、ゲルマニウムにも拡張する。更に、ゲルマニウム対シリコンに関して、
選択的になし得る、ドライエッチングプロセスが存在する。
以上のことに鑑みて、半導体製造時における不純物の注入に起因した、欠陥の
発生を抑制する処理の必要性が存在する。
発明の摘要
本発明に従って、不純物の直接注入に起因した、素子の活性領域への損傷が抑
制される、半導体素子の製造方法が記載される。材料が、半導体基板上に選択的
に堆積され、その材料は、シリコン、及び多結晶シリコンといったある基板上で
は、材料形成が発生し、二酸化シリコン、及び窒化シリコンといった他の基板上
では、材料形成が抑制されるような特性を有する。不純物注入が、基板内ではな
く、その材料内に導入される。次に、不純物注入は、短時間加熱アニール（ＲＴ
Ａ）、又は電気炉アニールのような標準的なプロセスにより、活性領域内に拡散
される。
その材料は一般に、ゲルマニウムを含有し、通常は多結晶シリコン・ゲルマニ
ウム合金である。不純物注入の拡散深度は、幾つかのパラメータを操作すること
により、高精度で制御可能である。パラメータには、その材料の厚さ、不純物注
入のエネルギー、不純物注入の濃度、及びその材料内のゲルマニウム濃度が含ま
れる。
本発明の１つの実施例は、自己整合プロセスを使用して、ＣＭＯＳ素子を製造
する方法である。ウェルが、素子基板内に形成され、活性領域は、自己整合プロ
セス、又は他の任意の標準的な技術を使用して絶縁される。好適にはシリコン・
ゲルマニウム合金である、ゲルマニウムからなる第１の材料が、素子の活性領域
上に選択的に堆積される。チャンネル形成に使用すべき不純物注入が、第１の材
料内に導入され、次いでＲＴＡ、又は電気炉アニールにより、活性領域内に拡散
される。次に、第１の材料が選択的に除去される。その後、ゲート誘電体層が、
素子上に成長又は堆積される。ドーピン
グされた、又はドーピングされない薄い多結晶シリコン層が、ゲート誘電体層上
に堆積される。窒化膜、又は酸化膜といった、Ｓｉ1-XＧｅX多結晶合金の形成を
抑制する材料が、次に、多結晶シリコン層上に堆積される。次いで、ゲートが活
性領域上に規定され、ゲートは、ゲート誘電体層、多結晶シリコン層、及び反応
抑制物質層からなる、絶縁アイランドである。その後、第２の反応抑制物質層が
、素子上に堆積され、ゲートの側において、誘電体スペーサを形成するようにエ
ッチングされる。各ゲートの多結晶シリコン層上の第１の反応抑制物質層は除去
され、好適には別のシリコン・ゲルマニウム合金である、第２の材料が、各ゲー
トの多結晶シリコン層、及び活性領域の任意の露出領域上に、選択的に堆積され
る。第２の不純物注入が、第２の材料内に導入され、次いでソースとドレイン領
域を形成するために、活性領域内に、及び各ゲートの多結晶シリコン層内に導入
される。最後に、シリサイド膜接触子が、第２の材料上に形成される。
本発明の他の実施例は、自己整合プロセスを使用して、バイポーラ素子を製造
する方法である。第１の導電型の、高濃度にドーピングされた副コレクタ領域が
、第２の導電型の半導体基板に形成される。第１の導電型のエピタキシャル層が
、適切なコレクタドーピングを供給するために成長させられ、エピタキシャル層
は、副コレクタ領域に対して、低濃度にドーピングされる。半導体素子における
活性領域が、選択的な拡散、又は酸化により絶縁され、最後に、活性領域にわた
って、酸化膜層を成長させることにより、更なる工程
に対して準備される。真性ベースが、酸化膜層を介して、第２の導電型の不純物
を注入することにより形成される。開口が、ベース、エミッタ、及びコレクタ接
触子のために、酸化膜層においてエッチングされる。次に、第１の導電型の不純
物注入が、コレクタ接触開口内に導入されて、副コレクタへの高導電性経路が形
成される。好適には、シリコン・ゲルマニウム合金である材料が、酸化膜層のな
い範囲に堆積される。第２の導電型の不純物注入が、ベース接触開口に形成され
た材料内に導入され、第１の導電型の不純物注入が、コレクタ、及びエミッタ接
触開口に形成された材料内に導入される。次に、不純物注入は、素子の活性領域
内に拡散される。最後に、シリサイド膜接触子が、その材料上に形成される。
本発明の特質、及び利点の更なる理解は、明細書の残りの部分、及び図面を参
照することにより得られるであろう。
図面の簡単な説明
図１から図１２は、本発明によるＣＭＯＳ素子の製造におけるプロセスステッ
プを示す。
図１３から図２０は、本発明によるバイポーラ素子の製造におけるプロセスス
テップを示す。
特定の実施例の説明
以下で、本発明の２つの特定の実施例を説明する。第１は、完全自己整合の、
欠陥抑制ＣＭＯＳプロセスである。第２は、欠陥のないバイポーラ応用である。
素子の活性領域における注入損傷を抑制する、自己整合ＣＭＯＳ
プロセスが、図１から図１２に概略的に示されている。プロセスはウェル形成で
始まる。図１において、ｐ型領域２、及びｎ型ウェル４が形成され、活性領域６
、及び８が、任意の周知の絶縁方法論を用いて絶縁される。図１のウェル２と４
は、自己整合プロセス、又は各種周知の方法のいずれかにより形成可能である。
次に、シリコン・ゲルマニウム合金１０が、活性領域６と８上に選択的に堆積さ
れる（図２）。プロセス条件に依存して、均一な、又はマスキングされた閾値調
整の注入が、堆積されたシリコン・ゲルマニウム層内に導入される。マスキング
された注入は、図３及び図４に示される。図３において、レジスト材料１２が、
図示のように、素子上に堆積され、ｎ型ドーパント注入１４が、シリコン・ゲル
マニウム合金１０内に導入される。図４は、レジスト材料１６が、図示のように
堆積され、ｐ型ドーパント注入１８が導入される、続くステップを示す。
ドーピング領域２０、及び２２を生成する、ＲＴＡ、又は電気炉アニールによ
る活性領域へのドーパントの拡散の後に続いて、シリコン・ゲルマニウム合金が
、選択性エッチングにより除去される（図５）。次に、ゲート誘電体２４が、活
性領域６と８上に堆積又は成長させられる。この後に、窒化膜層２８と共に、薄
い多結晶シリコン層２６の堆積が続く（図６）。ゲートは、この多結晶／窒化膜
複合層上に規定される。スペーサ誘電体３０が、堆積及びエッチバックされて、
図７に示す構造３２がもたらされる。ゲート多結晶シリコン上の窒化膜層が除去
された後、図８の新しい構造３４が、
別の選択的なシリコン・ゲルマニウム合金の堆積に対して準備される。この第２
のシリコン・ゲルマニウム材料３６は、ゲート構造３４、及びソース／ドレイン
領域３８、４０上に形成され、結果として、図９に示す構造となる。マスキング
されたｐ型注入４２、及びｎ型注入４４が、マスク４３、及び４５により保護さ
れた隣接素子に、同時にソース／ドレイン、及びゲートドーパントを与える（図
１０及び図１１）。ＲＴＡ、及び／又は電気炉アニールが、ソース／ドレイン接
合４６、及び４８を形成して、ドーパントを活性化する（図１２）。次に、その
構造が珪素化されて、浅いソース／ドレイン領域４６、及び４８を劣化、すなわ
ちそれら内へ浸食することなく、接触子５０が形成される。
自己整合バイポーラプロセスが、図１３から図２０に概略的に示されている。
次に述べることは、標準的な工程シーケンスにより達成されたと想定する。高濃
度のＮ+コレクタ６２が、ｐ型基板６４に形成されている。低濃度にドーピング
されたＮ型、又はＮドーピングされたエピタキシャル層のどちらかが、成長させ
られ、適切なコレクタドーピング（６５）が供給されている。活性領域は、Ｐ+
注入と拡散、シリコン除去、及び酸化すなわち酸化膜堆積の組合せにより規定さ
れている。最後に、適当な厚さの酸化膜６６が成長させられ、その結果として、
図１３に示す構造６０となる。この時点で、構造６０が、活性パイポーラ素子の
形成に対して準備される。
次のステップは、図１４の「真性ベース」６８を形成することである。これは
、低い又は高いエネルギー注入でなすことができ、通
常は、エミッタドーズ量よりもずっと低濃度の、１０13／ｃｍ2付近の濃度での
ホウ素ドーピングである。この注入は、ダイ上の素子の全てが同じであるならば
、ブランケット注入であろう。しかし、ＢｉＣＭＯＳプロセスに関しては、ＣＭ
ＯＳ素子を保護するために、マスクが必要となる。
次に、図１５に示すように、開口７０が、ベース、エミッタ、及びコレクタ接
触子のために、酸化膜６６においてエッチングされる。注入マスクを使用して、
リン、又はヒ素の注入が用いられて、副コレクタ６２への高導電性経路７２が形
成される（図１６）。このステップにおいては、注入損傷は重大ではない。次に
、シリコン・ゲルマニウム層７４が、図１７に示すように、酸化膜のない範囲上
に堆積され、ベース、エミッタ、及びコレクタ接触子となる層が形成される。ホ
トレジストマスク７６を用いて、ホウ素７８が、ベース８０接触子を形成するこ
とになる、シリコン・ゲルマニウムに選択的に注入される（図１８）。ホトレジ
ストが除去された後、熱処理を用いて、所望のホウ素拡散形状を確立することも
できる。この熱処理は、本当は、それに続く熱処理が存在することを考慮せねば
ならない。次に、図１９に示すように、ホトレジストマスク８２を用いて、ヒ素
８４が、コレクタ８６、及びエミッタ８８接触子を形成することになる、シリコ
ン・ゲルマニウムに選択的に注入される。最後の重要なステップは、熱処理であ
る。この熱処理の間、ヒ素及びホウ素が、ベース８０、コレクタ８６、及びエミ
ッタ８８接触子を形成する、下部のシリコン内に拡散する。
上記の最後の重要な熱処理の後に、工程は、集積回路を相互接続するために、
産業界で通常使用される方法に従う。２つのオプションが利用可能である。相互
接続金属（例えば、アルミニウム）が、相互接続金属の前に適用される、接着強
化層９０（例えば、ＴｉＷ）と、シリコン・ゲルマニウム合金領域を直接接触さ
せることが可能である（図２０）。または、相互接続の前に、シリコン・ゲルマ
ニウム材料を選択的にエッチング除去することも可能である。この場合、次に、
接着層が又、相互接続金属からの浅い接合の保護に寄与すべきである。後に窒化
チタンが続く、チタン（非常に薄い）のような材料が、通常は使用される。
この欄を通して、ＳｉＧｅ、すなわちシリコン・ゲルマニウム合金の名称は、
総称的に用いたものである。すなわち、ＳｉＧｅは、単結晶である必要はなく、
一般に、それは多結晶である。更に、適切な場所に、ゲルマニウムを使用可能で
ある。一般に、そのように堆積されるゲルマニウムは、多結晶である。
上記のプロセスから生じる素子は、ＳｉＧｅ層が、イオン注入により生成され
る損傷に耐え、ＳｉＧｅ領域へのその損傷を制限するので、低い欠陥濃度を有す
ることになる。トランジスタのエミッタ領域における低減された欠陥濃度は、エ
ミッタからベースへの、又はエミッタからコレクタへの短絡回路の発生率がより
低く、エミッタ・ベース接合において漏洩電流がより少ないので、より良好なダ
イをもたらすことになる。
「欠陥のない」バイポーラ、及び自己整合ＣＭＯＳプロセスを説
明した。欠陥の抑制は、直接注入の代替の使用に起因する。限定事例として、多
結晶シリコン・ゲルマニウム合金、又はゲルマニウムの使用は、その選択性の特
性ために好都合である。この選択性は、堆積とエッチングの両方に関して示され
、従って、これらの材料は、マスクだけでなく、便利な拡散源として働くことが
できる。多結晶ＳｉＧｅ、又はゲルマニウムを置き換え可能な材料に対する基準
は、それらが、シリコン、多結晶シリコン、及びＳｉＯ2に対して、堆積選択性
とエッチング選択性を示し、便利なドーパント容器として働き、その後、拡散サ
イクルの間、活性ドーパント種のための供給源として機能可能であることである
。
本発明の特定の実施例を参照して、本発明を特に図示、及び説明したが、以上
のこと、及び形態と詳細における他の変形も、本発明の精神、又は範囲から逸脱
することなく、なすことが可能であることは、当業者により理解されるであろう
。
Claims (1)
- 【特許請求の範囲】 １．バイポーラ素子を製造するための方法であって、不純物の直接注入に起因 した、素子の活性領域への損傷が抑制され、バイポーラ素子は、開口が、ベース 、エミッタ、及びコレクタ接触子のために形成された酸化膜層を有する、方法に おいて、 酸化膜層の開口における活性領域上に、ゲルマニウムからなる緩衝材料を 選択的に堆積するステップと、 ベース接触子開口に形成された緩衝材料内に、第１の導電型の第１の不純 物を注入するステップと、 コレクタ、及びエミッタ接触子開口に形成された緩衝材料内に、第２の導 電型の第２の不純物を注入するステップと、 素子の活性領域内に、それら不純物を拡散させるステップと、 を含む方法。 ２．緩衝材料は、シリコン・ゲルマニウム合金からなる、請求項１に記載の方 法。 ３．不純物を拡散させるステップは、電気炉アニール工程を実行するステップ を含む、請求項１に記載の方法。 ４．不純物を拡散させるステップは、短時間加熱アニール工程を実行するステ ップを含む、請求項１に記載の方法。 ５．拡散させるステップは、結果として拡散深度にまで不純物を拡散させるこ とになり、拡散深度は、複数のパラメータにより制御され、パラメータは、緩衝 材料の厚さ、不純物注入のエネルギー、不純物注入の濃度、及び緩衝材料におけ るゲルマニウ ムの濃度からなる、請求項１に記載の方法。 ６．バイポーラ素子を製造するための方法であって、不純物の直接注入に起因 した、素子の活性領域への損傷が抑制される、方法において、 素子にわたって、酸化膜層を堆積するステップと、 ベース、エミッタ、及びコレクタ接触子のために、酸化膜において開口を エッチングするステップと、 酸化膜層の開口における活性領域上に、シリコン・ゲルマニウム合金を選 択的に堆積するステップと、 ベース接触子開口に形成された緩衝材料内に、第１の導電型の第１の不純 物を注入するステップと、 コレクタ、及びエミッタ接触子開口に形成されたシリコン・ゲルマニウム 合金内に、第２の導電型の第２の不純物を注入するステップと、 素子の活性領域内に、第１、及び第２の不純物を拡散させるステップと、 緩衝材料上に接触子を形成するステップと、 を含む方法。 ７．不純物を拡散させるステップは、電気炉アニール工程を実行するステップ を含む、請求項６に記載の方法。 ８．不純物を拡散させるステップは、短時間加熱アニール工程を実行するステ ップを含む、請求項６に記載の方法。 ９．拡散させるステップは、結果として拡散深度にまで不純物を 拡散させることになり、拡散深度は、複数のパラメータにより制御され、パラメ ータは、緩衝材料の厚さ、不純物注入のエネルギー、不純物注入の濃度、及び緩 衝材料におけるゲルマニウムの濃度からなる、請求項６に記載の方法。 １０．バイポーラ素子を製造するための方法であって、不純物の直接注入に起因 した、素子の活性領域への損傷が抑制される、方法において、 ｐ型半導体基板に、ｎ型の副コレクタ領域を形成するステップと、 適切なコレクタドーピングを供給するために、ｎ型エピタキシャル層を成 長させるステップであって、エピタキシャル層は、副コレクタ領域に対して、低 濃度にドーピングされるステップと、 半導体素子に活性領域を形成するステップと、 素子にわたって、酸化膜層を堆積するステップと、 第１のｐ型不純物を注入することにより、真性ベースを形成するステップ と、 ベース、エミッタ、及びコレクタのために、酸化膜層において開口をエッ チングするステップと、 副コレクタへの高導電性の経路を形成するために、コレクタ接触子開口内 に、第１のｎ型不純物を注入するステップと、 酸化膜層のない範囲上に、第１のシリコン・ゲルマニウム合金を選択的に 堆積するステップと、 コレクタ、及びエミッタ接触子開口にわたって、第１のマスクを形成する ステップと、 ベース接触子開口に形成された、第１のシリコン・ゲルマニウム合金内に 、第２のｐ型不純物を注入するステップと、 第１のマスクを除去するステップと、 ベース接触子開口にわたって、第２のマスクを形成するステップと、 コレクタ、及びエミッタ接触子開口に形成された、第１のシリコン・ゲル マニウム合金内に、第２のｎ型不純物を注入するステップと、 第２のマスクを除去するステップと、 素子の活性領域内に、第２のｎ型、及び第２のｐ型不純物を拡散させるス テップと、 第１の材料上に、シリサイド膜接触子を形成するステップと、 を含む方法。 １１．第２のｎ型、及び第２のｐ型不純物を拡散させるステップは、電気炉アニ ール工程を実行するステップを含む、請求項１０に記載の方法。 １２．第２のｎ型、及び第２のｐ型不純物を拡散させるステップは、短時間加熱 アニール工程を実行するステップを含む、請求項１０に記載の方法。 １３．拡散させるステップは、結果として拡散深度にまで不純物を拡散させるこ とになり、拡散深度は、複数のパラメータにより 制御され、パラメータは、緩衝材料の厚さ、不純物注入のエネルギー、不純物注 入の濃度、及び第１の材料におけるゲルマニウムの濃度からなる、請求項１０に 記載の方法。 １４．バイポーラ素子を製造するための方法であって、不純物の直接注入に起因 した、素子の活性領域への損傷が抑制される、方法において、 ｎ型半導体基板に、ｐ型の副コレクタ領域を形成するステップと、 適切なコレクタドーピングを供給するために、ｐ型エピタキシャル層を成 長させるステップであって、エピタキシャル層は、副コレクタ領域に対して、低 濃度にドーピングされるステップと、 半導体素子に活性領域を形成するステップと、 素子にわたって、酸化膜層を堆積するステップと、 第１のｎ型不純物を注入することにより、真性ベースを形成するステップ と、 ベース、エミッタ、及びコレクタのために、酸化膜層において開口をエッ チングするステップと、 副コレクタへの高導電性の経路を形成するために、コレクタ接触子開口内 に、第１のｐ型不純物を注入するステップと、 酸化膜層のない範囲上に、第１のシリコン・ゲルマニウム合金を選択的に 堆積するステップと、 コレクタ、及びエミッタ接触子開口にわたって、第１のマス クを形成するステップと、 ベース接触子開口に形成された、第１のシリコン・ゲルマニウム合金内に 、第２のｎ型不純物を注入するステップと、 第１のマスクを除去するステップと、 ベース接触子開口にわたって、第２のマスクを形成するステップと、 コレクタ、及びエミッタ接触子開口に形成された、第１のシリコン・ゲル マニウム合金内に、第２のｐ型不純物を注入するステップと、 第２のマスクを除去するステップと、 素子の活性領域内に、第２のｐ型、及び第２のｎ型不純物を拡散させるス テップと、 第１の材料上に、シリサイド膜接触子を形成するステップと、 を含む方法。 １５．第２のｎ型、及び第２のｐ型不純物を拡散させるステップは、電気炉アニ ール工程を実行するステップを含む、請求項１４に記載の方法。 １６．第２のｎ型、及び第２のｐ型不純物を拡散させるステップは、短時間加熱 アニール工程を実行するステップを含む、請求項１４に記載の方法。 １７．拡散させるステップは、結果として拡散深度にまで不純物を拡散させるこ とになり、拡散深度は、複数のパラメータにより制御され、パラメータは、緩衝 材料の厚さ、不純物注入のエネ ルギー、不純物注入の濃度、及び第１の材料におけるゲルマニウムの濃度からな る、請求項１４に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/113,772 | 1993-08-27 | ||
| US08/113,772 US5453389A (en) | 1993-08-27 | 1993-08-27 | Defect-free bipolar process |
| PCT/US1994/007098 WO1995006327A1 (en) | 1993-08-27 | 1994-06-24 | Bipolar transistor process |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09502053A true JPH09502053A (ja) | 1997-02-25 |
Family
ID=22351429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7507553A Ceased JPH09502053A (ja) | 1993-08-27 | 1994-06-24 | バイポーラトランジスタ・プロセス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5453389A (ja) |
| EP (1) | EP0715768A1 (ja) |
| JP (1) | JPH09502053A (ja) |
| KR (1) | KR960704346A (ja) |
| WO (1) | WO1995006327A1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6130144A (en) * | 1997-01-02 | 2000-10-10 | Texas Instruments Incorporated | Method for making very shallow junctions in silicon devices |
| US6777759B1 (en) | 1997-06-30 | 2004-08-17 | Intel Corporation | Device structure and method for reducing silicide encroachment |
| US6518155B1 (en) | 1997-06-30 | 2003-02-11 | Intel Corporation | Device structure and method for reducing silicide encroachment |
| US6136677A (en) * | 1997-09-25 | 2000-10-24 | Siemens Aktiengesellschaft | Method of fabricating semiconductor chips with silicide and implanted junctions |
| FR2795868B1 (fr) * | 1999-07-02 | 2003-05-16 | St Microelectronics Sa | Transistor mosfet a effet canal court compense par le materiau de grille |
| US6531365B2 (en) | 2001-06-22 | 2003-03-11 | International Business Machines Corporation | Anti-spacer structure for self-aligned independent gate implantation |
| US6642147B2 (en) | 2001-08-23 | 2003-11-04 | International Business Machines Corporation | Method of making thermally stable planarizing films |
| US6562713B1 (en) | 2002-02-19 | 2003-05-13 | International Business Machines Corporation | Method of protecting semiconductor areas while exposing a gate |
| US6723622B2 (en) | 2002-02-21 | 2004-04-20 | Intel Corporation | Method of forming a germanium film on a semiconductor substrate that includes the formation of a graded silicon-germanium buffer layer prior to the formation of a germanium layer |
| US6602747B1 (en) * | 2002-06-26 | 2003-08-05 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for fabricating bipolar complementary metal oxide semiconductor (BiCMOS) device structure |
| US6657244B1 (en) | 2002-06-28 | 2003-12-02 | International Business Machines Corporation | Structure and method to reduce silicon substrate consumption and improve gate sheet resistance during silicide formation |
| KR100749644B1 (ko) * | 2006-08-30 | 2007-08-14 | 동부일렉트로닉스 주식회사 | 바이폴라 정션 트랜지스터 형성 방법 |
| US7718513B2 (en) * | 2007-04-13 | 2010-05-18 | International Business Machines Corporation | Forming silicided gate and contacts from polysilicon germanium and structure formed |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS618916A (ja) * | 1984-06-21 | 1986-01-16 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | ド−プ領域の形成方法 |
| US4692348A (en) * | 1984-06-21 | 1987-09-08 | International Business Machines Corporation | Low temperature shallow doping technique |
| JP2860138B2 (ja) * | 1989-03-29 | 1999-02-24 | キヤノン株式会社 | 半導体装置およびこれを用いた光電変換装置 |
| US5073810A (en) * | 1989-11-07 | 1991-12-17 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method thereof |
| US5296388A (en) * | 1990-07-13 | 1994-03-22 | Matsushita Electric Industrial Co., Ltd. | Fabrication method for semiconductor devices |
| DE4035842A1 (de) * | 1990-11-10 | 1992-05-14 | Telefunken Electronic Gmbh | Verfahren zur rekristallisierung voramorphisierter halbleiteroberflaechenzonen |
| US5156994A (en) * | 1990-12-21 | 1992-10-20 | Texas Instruments Incorporated | Local interconnect method and structure |
| JPH04221821A (ja) * | 1990-12-25 | 1992-08-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5242847A (en) * | 1992-07-27 | 1993-09-07 | North Carolina State University At Raleigh | Selective deposition of doped silion-germanium alloy on semiconductor substrate |
| US5281552A (en) * | 1993-02-23 | 1994-01-25 | At&T Bell Laboratories | MOS fabrication process, including deposition of a boron-doped diffusion source layer |
-
1993
- 1993-08-27 US US08/113,772 patent/US5453389A/en not_active Expired - Lifetime
-
1994
- 1994-06-24 JP JP7507553A patent/JPH09502053A/ja not_active Ceased
- 1994-06-24 EP EP94921366A patent/EP0715768A1/en not_active Withdrawn
- 1994-06-24 WO PCT/US1994/007098 patent/WO1995006327A1/en not_active Application Discontinuation
- 1994-06-24 KR KR1019960700968A patent/KR960704346A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| US5453389A (en) | 1995-09-26 |
| KR960704346A (ko) | 1996-08-31 |
| WO1995006327A1 (en) | 1995-03-02 |
| EP0715768A1 (en) | 1996-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040824 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20041124 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050117 |
|
| A313 | Final decision of rejection without a dissenting response from the applicant |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050524 |