KR100429864B1 - 금속 샐리사이드층을 갖는 트랜지스터 제조 방법 - Google Patents

금속 샐리사이드층을 갖는 트랜지스터 제조 방법 Download PDF

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Abstract

ESD(Elevated Source/Drain)를 이용한 금속 샐리사이드(salicide)층을 갖는 트랜지스터 제조 방법에 관하여 개시한다. 본 발명에 따른 트랜지스터 제조 방법에서는 활성 영역과 비활성 영역이 한정된 반도체 기판의 활성 영역상에 게이트 산화막을 게재하여 제1 도전층으로 이루어지는 게이트 패턴을 형성한다. 상기 반도체 기판의 노출된 활성 영역 표면에 LDD(Lightly Doped Drain) 영역 형성을 위한 1차 이온 주입을 행한다. 상기 게이트 패턴의 측벽에 절연막으로 이루어지는 스페이서를 형성한다. 상기 반도체 기판의 노출된 활성 영역 표면에 소스/드레인 영역 형성을 위한 2차 이온 주입을 행한다. 상기 결과물을 H2분위기하에서 열처리하여 상기 게이트 패턴의 상면 및 상기 소스/드레인 영역의 표면중 일부를 노출시킨다. 상기 노출된 게이트 패턴의 상면 및 상기 소스/드레인 영역의 표면에 실리콘층을 성장시킨다. 상기 실리콘층이 형성된 결과물 전면에 금속층을 형성한다. 상기 금속층이 형성된 결과물을 상기 금속층의 실리사이드화 반응에 필요한 제1 온도로 열처리하여 상기 게이트 패턴의 상면 및 상기 소스/드레인 영역의 노출된 표면에 금속 실리사이드층을 형성한다. 상기 금속층중 실리사이드화 반응을 하지 않고 남아 있는 미반응 금속층을 제거하여 상기 게이트 패턴의 상면 및 상기 소스/드레인 영역의 노출된 표면에 금속 샐리사이드층을 형성한다.

Description

금속 샐리사이드층을 갖는 트랜지스터 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 ESD(Elevated Source/Drain)를 이용한 금속 샐리사이드(salicide)층을 갖는 트랜지스터 제조 방법에 관한 것이다.
반도체 장치의 집적도가 증가하여 소자가 미세화, 고속화 및 저전압화됨에 따라, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)에서 금속 샐리사이드(salicide: self-aligned silicide) 기술 및 얕은 접합(shallow junction) 기술이 필요하게 되었다. 금속 샐리사이드 기술에 의하면, Ti, Ta 또는 Mo와 같은 전이 금속을 MOS 구조 위에 적층한 후 열처리함으로써 상기 금속이 게이트 위의 노출된 폴리실리콘과 소스/드레인 영역의 노출된 실리콘과 반응하여 실리사이드를 형성하도록 한다. 실리사이드 형성 공정 동안, 산화막 스페이서 위에는 실리사이드가 형성되지 못함으로써 게이트와 소스/드레인 영역이 전기적으로 연결되는 것을 방지한다. 실리사이드 형성 후, 실리사이드, 실리콘 기판 및 산화막 스페이서의 식각을 방지하는 선택적 식각에 의해 미반응 전이 금속을 제거한다. 그 결과, 노출된 소스/드레인 영역 및 폴리실리콘 게이트위에 각각 실리사이드막이 형성된다.
그런데, 금속 샐리사이드 공정에서는 그 하지막의 실리콘을 소비하면서 형성되므로 0.15μm 이하의 얕은 접합이 형성되는 경우에는 실제 소자에서의 접합 깊이는 원래의 접합 깊이에서 실리사이드의 두께와 게이트 패턴 형성시 오버에칭된 만큼의 두께를 뺀 나머지 깊이에 해당하게 된다. 따라서, 접합과 실리사이드와의 거리가 짧아지게 되어 접합 누설 전류를 증가시키는 문제가 있다.
이와 같은 문제를 해결하기 위하여, 종래 기술에서는 ESD MOSFET(Elevated Source/Drain MOSFET)가 제안된 바 있다(S. S. Wong 등, "ELEVATED SOURCE/DRAIN MOSFET", IEDM, p.634, 1984 참조). 상기 종래 기술에 의하면, 소자 분리 공정 및 게이트 산화 공정 후에 폴리실리콘막과, 상기 폴리실리콘막으로 이루어지는 게이트 전극 위에서의 에피택셜 성장을 방지하기 위한 질화막을 적층하고 한정한다. 소스/드레인 영역 형성을 위한 약한 이온 주입을 행한 후, 게이트 전극의 측벽 스페이서를 산화막으로 형성하고, 상기 소스/드레인 영역상에 실리콘 에피택시를 선택적으로 형성한 후, 소스/드레인 영역 형성을 위한 높은 도즈량의 이온 주입을 행한다. 그 후, 상기 폴리실리콘막 위의 질화막을 제거하고, 실리사이드를 형성한다.
그러나, 상기한 종래 기술에 따르면 비소(As)가 고농도로 도핑된 Si 표면에서는 비소가 잘 확산되지 않아 실리콘의 이동을 방해하게 된다. 따라서, 이와 같은 영역에서 형성되는 실리사이드는 보론(B)이 도핑된 영역에 비하여 그 두께가 얇고 표면이 거칠게 되는 문제가 있다. 특히, CoSi2막을 형성하는 경우에는 실리콘 표면에 불규칙하게 분포되어 있는 자연 산화막에 의하여 CoSi2막 내에 보이드(void)가 형성되어 샐리사이드층이 열화되는 문제가 있다.
따라서, 본 발명의 목적은 상기한 바와 같은 종래 기술에서의 문제점을 해결할 수 있으면서 간단한 공정으로 금속 샐리사이드층을 형성할 수 있는 트랜지스터 제조 방법을 제공하는 것이다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따라 금속 샐리사이드층을 갖는 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판, 20 : 소자 분리 영역
22 : 게이트 절연막, 25 : 게이트 패턴
25A : 폴리실리콘 성장층, 27 : 자연 산화막
30 : LDD 영역, 32 : 스페이서
35 : 소스/드레인 영역, 40 : 단결정 실리콘 성장층
50 : 금속층, 60 : 금속 샐리사이드층
상기 목적을 달성하기 위하여 본 발명에 따른 트랜지스터 제조 방법에서는 활성 영역과 비활성 영역이 한정된 반도체 기판의 활성 영역상에 게이트 산화막을 게재하여 제1 도전층으로 이루어지는 게이트 패턴을 형성한다. 상기 반도체 기판의 노출된 활성 영역 표면에 LDD(Lightly Doped Drain) 영역 형성을 위한 1차 이온 주입을 행한다. 상기 게이트 패턴의 측벽에 절연막으로 이루어지는 스페이서를 형성한다. 상기 반도체 기판의 노출된 활성 영역 표면에 소스/드레인 영역 형성을 위한 2차 이온 주입을 행한다. 상기 결과물을 H2분위기하에서 열처리하여 자연 산화막을 제거하는 동시에 상기 주입된 이온을 활성화시켜서 소스/드레인 영역을 형성한다다. 상기 게이트 패턴의 상면 및 상기 소스/드레인 영역의 표면에 실리콘층을 성장시킨다. 상기 실리콘층이 형성된 결과물 전면에 금속층을 형성한다. 상기 금속층이 형성된 결과물을 상기 금속층의 실리사이드화 반응에 필요한 제1 온도로 열처리하여 상기 게이트 패턴의 상면 및 상기 소스/드레인 영역의 노출된 표면에 금속 실리사이드층을 형성한다. 상기 금속층중 실리사이드화 반응을 하지 않고 남아 있는 미반응 금속층을 제거하여 상기 게이트 패턴의 상면 및 상기 소스/드레인 영역의 노출된 표면에 금속 샐리사이드층을 형성한다.
상기 H2분위기하에서 열처리하는 단계 전에 상기 2차 이온 주입된 결과물을 습식 세정하는 단계를 더 포함할 수 있다.
상기 실리콘층을 성장시키는 단계는 상기 H2분위기하에서 열처리하는 단계와 인시튜(in-situ)로 행한다.
본 발명에 의하면, 실리콘으로 이루어지는 기판상에 균일한 두께의 금속 실리사이드층이 형성되는 것이 가능할 뿐 만 아니라, 이와 같이 형성된 금속 실리사이드층 내에 보이드가 형성되는 것도 방지할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따라 금속 샐리사이드층을 갖는 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)에 통상의 방법에 의하여 소자 분리 영역(20)을 형성함으로써 활성 영역과 비활성 영역을 한정한 후, 상기 반도체 기판(10)의 표면에 게이트 절연막(22)을 형성한다. 상기 게이트 절연막(22)은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다.
도 2를 참조하면, 상기 게이트 절연막(22) 위에 제1 도전층, 예를 들면 도핑된 폴리실리콘층을 형성한 후 이를 패터닝하여 활성 영역상에 게이트 패턴(25)을 형성한다. 그 후, 상기 결과물 위에 자연 산화막(27)을 성장시킨다.
도 3을 참조하면, 상기 결과물상에 불순물 이온을 주입하여 상기 반도체 기판(10)의 노출된 활성 영역 표면에 LDD(Lightly Doped Drain) 영역(30)을 형성한다. 예를 들면, 상기 불순물 이온으로서 N-MOS 영역에는 P 또는 As 이온을 주입하고, P-MOS 영역에는 B 또는 BF2이온을 주입한다.
그 후, 상기 결과물 전면에 절연막, 예를 들면 실리콘 질화막 또는 실리콘 산화막을 증착한 후 에치백하여 상기 게이트 패턴(25)의 측벽에 스페이서(32)를 형성한다.
도 4를 참조하면, 상기 반도체 기판(10)의 노출된 활성 영역 표면에 소스/드레인 영역(35)을 형성하기 위하여 상기 스페이서(32)가 형성된 결과물상에 불순물 이온을 주입한다. 예를 들면, 상기 반도체 기판(10)의 N-MOS 영역에는 As 이온을 주입하고, P-MOS 영역에는 B 또는 BF2이온을 주입한다.
그 후, 선택적인 실리콘 에피택셜 성장을 위하여, 먼저 상기 결과물을 HF를 함유하는 용액을 사용하여 습식 세정한 후, LP CVD 장치 또는 UHV CVD 장치와 같은 RT CVD 장치를 사용하여 H2분위기하에서 약 850 ∼ 1,000℃의 온도로 어닐링함으로써 상기 반도체 기판(10) 내에 이온 주입된 불순물을 활성화시키는 동시에 상기 반도체 기판(10)의 활성 영역 표면 및 상기 게이트 패턴(25)의 상면에 형성된 자연 산화막(27)을 제거한다. 이로써, 상기 게이트 패턴(25)의 상면 및 상기 반도체 기판(10)의 소스/드레인 영역(35)의 표면중 일부가 노출된다.
그 후, 상기 어닐링 공정시 사용된 챔버와 동일한 챔버 내에서 인시튜(in-situ)로 상기 노출된 게이트 패턴(25)의 상면 및 상기 소스/드레인 영역(35)의 표면에 실리콘층을 선택적으로 약 400 ∼ 800Å의 두께로 에피택셜 성장시킨다. 이 때, 실리콘으로 이루어지는 표면에서만 실리콘층의 성장이 일어난다. 즉, 다결정질인 폴리실리콘으로 이루어진 상기 게이트 패턴(25)의 상면에서는 폴리실리콘 성장층(25A)이 형성되고, 단결정 실리콘으로 이루어진 상기 반도체 기판(10)의 활성 영역의 노출된 표면상에는 단결정 실리콘 성장층(40)이 형성된다. 여기서, 실리콘의 성장시에 LP CVD 장치를 사용하는 경우에는 실리콘의 성장에 필요한 챔버 내의 온도는 약 750 ∼ 900℃, 압력은 약 20 ∼ 60 토르(torr)로 하고, UHV CVD 장치를 사용하는 경우에는 실리콘의 성장에 필요한 챔버 내의 온도는 약 500 ∼ 750℃, 압력은 약 1E-4 ∼ 1E-2 토르로 한다.
도 5를 참조하면, 상기 폴리실리콘 성장층(25A) 및 단결정 실리콘 성장층(40)이 형성된 결과물이 공기중 산소의 영향을 받는 것을 억제하기 위하여 상기 결과물을 대기에 노출시키지 않은 상태에서 인시튜로 상기 결과물 전면에 금속층(50), 예를 들면 Pt, Ti, Co, Ni, Hf 또는 Zr로 이루어지는 층을 스퍼터링 공정에 의하여 약 200 ∼ 600Å의 두께로 형성한다.
도 6을 참조하면, 계속하여 상기 금속층(50)이 형성된 결과물을 대기에 노출시키지 않는 상태로 유지하면서 상기 금속층(50)의 실리사이드화 반응에 필요한 제1 온도, 예를 들면 약 400 ∼ 700℃의 온도, 상기 금속층이 Ti로 이루어진 경우에는 약 650℃의 온도로 열처리하여 상기 게이트 패턴(25)의 상면 및 상기 소스/드레인 영역(35)의 노출된 표면에 금속 실리사이드층을 형성한다.
그 후, 실리사이드화 반응을 하지 않고 그대로 남아 있는 미반응 금속층, 예를 들면 상기 스페이서(32), 소자 분리 영역(20) 및 기타 잔류 산화막을 덮고 있는 미반응 금속층을 선택적으로 제거함으로써 상기 게이트 패턴(25)의 상면 및 상기 소스/드레인 영역(35)의 노출된 표면에 금속 샐리사이드층(60)을 형성한다.
이어서, 상기 금속 샐리사이드층(60)이 형성된 결과물을 상기 제1 온도보다 높은 제2 온도, 예를 들면 약 700 ∼ 900℃의 온도, 상기 금속 샐리사이드층이 Ti 샐리사이드층인 경우에는 약 800 ∼ 870℃의 온도로 열처리하여 상기 금속 샐리사이드층(60)의 저항을 낮추는 동시에 상기 금속 샐리사이드층(60)의 구조를 안정화시킨다. 이로써, 본 발명에 따른 ESD를 이용한 금속 샐리사이드층을 갖는 트랜지스터를 완성한다.
상기한 바와 같이, 본 발명의 바람직한 실시예에 따르면 반도체 기판상의 실리콘 표면 위에 남아 있는 자연 산화막을 완전히 제거한 후 실리콘을 성장시키고, 인시튜로 그 위에 금속을 증착하여 실리사이드층을 형성하므로, 반도체 기판에 이온 주입된 불순물의 영향을 받지 않게 되어 실리콘으로 이루어지는 기판상에 균일한 두께의 금속 실리사이드층이 형성되는 것이 가능할 뿐 만 아니라, 이와 같이 형성된 금속 실리사이드층 내에 보이드가 형성되는 것도 방지할 수 있다. 또한, 공정이 단순하여 턴 어라운드(turn around time)도 감소시킬 수 있을 뿐 만 아니라 반도체 장치의 제조 단가도 낮출 수 있는 이점이 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (17)

  1. 활성 영역과 비활성 영역이 한정된 반도체 기판의 활성 영역상에 게이트 산화막을 게재하여 제1 도전층으로 이루어지는 게이트 패턴을 형성하는 단계와,
    상기 반도체 기판의 노출된 활성 영역 표면에 LDD(Lightly Doped Drain) 영역 형성을 위한 1차 이온 주입을 행하는 단계와,
    상기 게이트 패턴의 측벽에 절연막으로 이루어지는 스페이서를 형성하는 단계와,
    상기 반도체 기판의 노출된 활성 영역 표면에 소스/드레인 영역 형성을 위한 2차 이온 주입을 행하는 단계와,
    상기 결과물을 H2분위기하에서 열처리하여 자연 산화막을 제거하는 동시에 상기 주입된 이온을 활성화시켜서 소스/드레인 영역을 형성하는 단계와,
    상기 게이트 패턴의 상면 및 상기 소스/드레인 영역의 표면에 실리콘층을 성장시키는 단계와,
    상기 실리콘층이 형성된 결과물 전면에 금속층을 형성하는 단계와,
    상기 금속층이 형성된 결과물을 상기 금속층의 실리사이드화 반응에 필요한 제1 온도로 열처리하여 상기 게이트 패턴의 상면 및 상기 소스/드레인 영역의 노출된 표면에 금속 실리사이드층을 형성하는 단계와,
    상기 금속층중 실리사이드화 반응을 하지 않고 남아 있는 미반응 금속층을 제거하여 상기 게이트 패턴의 상면 및 상기 소스/드레인 영역의 노출된 표면에 금속 샐리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 게이트 절연막은 실리콘 산화막 또는 실리콘 질화막으로 형성되는 것을 특징으로 하는 트랜지스터 제조 방법.
  3. 제1항에 있어서, 상기 스페이서는 실리콘 산화막 또는 실리콘 질화막으로 형성되는 것을 특징으로 하는 트랜지스터 제조 방법.
  4. 제1항에 있어서, 상기 H2분위기하에서 열처리하는 단계 전에 상기 2차 이온 주입된 결과물을 습식 세정하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  5. 제4항에 있어서, 상기 습식 세정은 HF를 함유하는 용액을 사용하여 행하는 것을 특징으로 하는 트랜지스터 제조 방법.
  6. 제1항에 있어서, 상기 결과물을 H2분위기하에서 열처리하는 단계는 850 ∼ 1,000℃의 온도로 행하는 것을 특징으로 하는 트랜지스터 제조 방법.
  7. 제1항에 있어서, 상기 실리콘층을 성장시키는 단계는 상기 실리콘층을 400 ∼ 800Å의 두께로 성장시키는 것을 특징으로 하는 트랜지스터 제조 방법.
  8. 제1항에 있어서, 상기 실리콘층을 성장시키는 단계는 상기 H2분위기하에서 열처리하는 단계와 인시튜(in-situ)로 행하는 것을 특징으로 하는 트랜지스터 제조 방법.
  9. 제1항에 있어서, 상기 실리콘층을 성장시키는 단계는 LP CVD 장치 및 UHV CVD 장치로 이루어지는 군에서 선택된 어느 하나의 장치를 사용하여 행하는 것을 특징으로 하는 트랜지스터 제조 방법.
  10. 제9항에 있어서, LP CVD 장치를 사용하는 경우에는 상기 실리콘층을 성장시키는 단계를 750 ∼ 900℃의 온도 및 20 ∼ 60 토르(torr)의 압력하에서 행하는 것을 특징으로 하는 트랜지스터 제조 방법.
  11. 제9항에 있어서, UHV CVD 장치를 사용하는 경우에는 상기 실리콘층을 성장시키는 단계를 500 ∼ 750℃의 온도 및 1E-4 ∼ 1E-2 토르의 압력하에서 행하는 것을 특징으로 하는 트랜지스터 제조 방법.
  12. 제1항에 있어서, 상기 금속층을 형성하는 단계는 상기 실리콘층을 형성하는 단계와 인시튜로 행하는 것을 특징으로 하는 트랜지스터 제조 방법.
  13. 제1항에 있어서, 상기 금속층은 Pt, Ti, Co, Ni, Hf 및 Zr로 이루어지는 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 트랜지스터 제조 방법.
  14. 제1항에 있어서, 상기 제1 온도는 400 ∼ 700℃인 것을 특징으로 하는 트랜지스터 제조 방법.
  15. 제1항에 있어서, 상기 금속층이 형성된 결과물을 제1 온도로 열처리하는 단계는 상기 결과물을 대기에 노출시키지 않는 상태로 행하는 것을 특징으로 하는 트랜지스터 제조 방법.
  16. 제1항에 있어서, 상기 금속 샐리사이드층을 형성하는 단계 후에 상기 금속 샐리사이드층이 형성된 결과물을 상기 제1 온도보다 높은 제2 온도로 열처리하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  17. 제16항에 있어서, 상기 제2 온도는 700 ∼ 900℃인 것을 특징으로 하는 트랜지스터 제조 방법.
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