JPH04221821A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04221821A JPH04221821A JP40558190A JP40558190A JPH04221821A JP H04221821 A JPH04221821 A JP H04221821A JP 40558190 A JP40558190 A JP 40558190A JP 40558190 A JP40558190 A JP 40558190A JP H04221821 A JPH04221821 A JP H04221821A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- contact hole
- sige
- conductivity type
- sige alloy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 33
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 19
- 239000000956 alloy Substances 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 abstract description 12
- 238000000034 method Methods 0.000 abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000006104 solid solution Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- QUZPNFFHZPRKJD-UHFFFAOYSA-N germane Chemical compound [GeH4] QUZPNFFHZPRKJD-UHFFFAOYSA-N 0.000 description 1
- 229910052986 germanium hydride Inorganic materials 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。近年，集積回路の微細化，高集積化が進み，コ
ンタクトホールのアスペクト比が大きくなってきている
。そのため，コンタクトホールをカバレッジよく埋込み
，低抵抗の埋込み層を形成する技術が必須となりつつあ
る。
関する。近年，集積回路の微細化，高集積化が進み，コ
ンタクトホールのアスペクト比が大きくなってきている
。そのため，コンタクトホールをカバレッジよく埋込み
，低抵抗の埋込み層を形成する技術が必須となりつつあ
る。
【０００２】
【従来の技術】従来の集積回路では，コンタクトホール
の埋込み材料として不純物をドープしたポリＳｉが広く
用いられている。
の埋込み材料として不純物をドープしたポリＳｉが広く
用いられている。
【０００３】図３（ａ） 〜（ｅ） は従来例を示す工
程順断面図で， 以下これらの図を参照しながら従来例
について説明する。 図３（ａ） 参照 Ｓｉ基板１の例えばソース・ドレイン領域に，ｎ＋ −
Ｓｉ層２が形成された状態を示す。
程順断面図で， 以下これらの図を参照しながら従来例
について説明する。 図３（ａ） 参照 Ｓｉ基板１の例えばソース・ドレイン領域に，ｎ＋ −
Ｓｉ層２が形成された状態を示す。
【０００４】図３（ｂ） 参照
ｎ＋ −Ｓｉ層２を覆う絶縁膜３を形成し，マスクを用
いて絶縁膜３をエッチングし，ｎ＋ −Ｓｉ層２を露出
するコンタクトホール４を形成する。
いて絶縁膜３をエッチングし，ｎ＋ −Ｓｉ層２を露出
するコンタクトホール４を形成する。
【０００５】全面にポリＳｉを成長してポリＳｉ層１０
を形成する。 図３（ｃ） 参照 全面エッチバックによりポリＳｉをエッチングし，コン
タクトホール４内にのみポリＳｉ層１０を残す。
を形成する。 図３（ｃ） 参照 全面エッチバックによりポリＳｉをエッチングし，コン
タクトホール４内にのみポリＳｉ層１０を残す。
【０００６】図３（ｄ） 参照
ポリＳｉ層１０にリン（Ｐ＋ ）をイオン注入する。そ
の後活性化アニールを行い，ｎ＋ 型ポリＳｉ層１１を
形成する。
の後活性化アニールを行い，ｎ＋ 型ポリＳｉ層１１を
形成する。
【０００７】図３（ｅ） 参照
全面に例えばＡｌを蒸着し，それをパターニングしてｎ
＋ 型ポリＳｉ層１１に接続する配線層７を形成する。
＋ 型ポリＳｉ層１１に接続する配線層７を形成する。
【０００８】ところで，従来法においては，ポリＳｉに
不純物をドープしたとしても埋込み層はまだ抵抗が高い
，ポリＳｉの埋込み層を形成するのにエッチバックの工
程がかかるといった問題点がある。
不純物をドープしたとしても埋込み層はまだ抵抗が高い
，ポリＳｉの埋込み層を形成するのにエッチバックの工
程がかかるといった問題点がある。
【０００９】最近，低抵抗の埋込み層を形成するために
タングステン（Ｗ）をコンタクトホール内に選択的に成
長する技術も開発されているが，ＷをＳｉ基板に直接成
長するとＳｉ基板が侵食されるので，それを防ぐためチ
タンナイトライド（ＴｉＮ）やチタンタングステン（Ｔ
ｉＷ）などのバリアメタルを使用することが行われてい
る。しかし，この方法はプロセスが複雑である。また，
選択性のないブランケット−タングステン成長では，バ
リアメタルもエッチバックも必要となる。
タングステン（Ｗ）をコンタクトホール内に選択的に成
長する技術も開発されているが，ＷをＳｉ基板に直接成
長するとＳｉ基板が侵食されるので，それを防ぐためチ
タンナイトライド（ＴｉＮ）やチタンタングステン（Ｔ
ｉＷ）などのバリアメタルを使用することが行われてい
る。しかし，この方法はプロセスが複雑である。また，
選択性のないブランケット−タングステン成長では，バ
リアメタルもエッチバックも必要となる。
【００１０】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，コンタクトホール内の半導体基板上に基板を侵食
することなく低抵抗の金属層を選択的に成長して，低抵
抗の埋込み層を形成する方法を提供することを目的とす
る。
鑑み，コンタクトホール内の半導体基板上に基板を侵食
することなく低抵抗の金属層を選択的に成長して，低抵
抗の埋込み層を形成する方法を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】図１（ａ） 〜（ｅ）
は第１の実施例を示す工程順断面図，図２（ａ） 〜（
ｄ） は第２の実施例を示す工程順断面図ある。
は第１の実施例を示す工程順断面図，図２（ａ） 〜（
ｄ） は第２の実施例を示す工程順断面図ある。
【００１２】上記課題は，半導体基板１の素子領域２，
８を覆う絶縁膜３にコンタクトホール４を形成する工程
と， 該コンタクトホール４内に露出する素子領域２，
８にＳｉＧｅ合金或いは一導電型の不純物を含むＳｉＧ
ｅ合金を選択的に成長して，該コンタクトホール４を埋
込む埋込み層５，９を形成する工程とを有する半導体装
置の製造方法によって解決される。
８を覆う絶縁膜３にコンタクトホール４を形成する工程
と， 該コンタクトホール４内に露出する素子領域２，
８にＳｉＧｅ合金或いは一導電型の不純物を含むＳｉＧ
ｅ合金を選択的に成長して，該コンタクトホール４を埋
込む埋込み層５，９を形成する工程とを有する半導体装
置の製造方法によって解決される。
【００１３】また，前記素子領域２，８が一導電型の不
純物を含むＳｉ層２或いは一導電型の不純物を含むＳｉ
Ｇｅ合金層８である半導体装置の製造方法によって解決
される。
純物を含むＳｉ層２或いは一導電型の不純物を含むＳｉ
Ｇｅ合金層８である半導体装置の製造方法によって解決
される。
【００１４】
【作用】Ｓｉはノンドープの状態で数百ｋΩｃｍの抵抗
率をもつが，Ｇｅはノンドープの状態で数十Ωｃｍの抵
抗率を持つ。従って，Ｇｅの抵抗率はＳｉの抵抗率に比
べて４桁程度低い。一方，ＧｅもＳｉもダイヤモンド構
造を示し，全域にわたり固溶状態となる。従って，Ｓｉ
にＧｅを固溶して行くことにより，抵抗率を下げること
ができる。ＳｉＧｅ合金はＧｅが過度にならない限り，
環境に対して安定であり，Ｓｉ層やＳｉＧｅ合金層との
相性もよく選択成長が可能である。
率をもつが，Ｇｅはノンドープの状態で数十Ωｃｍの抵
抗率を持つ。従って，Ｇｅの抵抗率はＳｉの抵抗率に比
べて４桁程度低い。一方，ＧｅもＳｉもダイヤモンド構
造を示し，全域にわたり固溶状態となる。従って，Ｓｉ
にＧｅを固溶して行くことにより，抵抗率を下げること
ができる。ＳｉＧｅ合金はＧｅが過度にならない限り，
環境に対して安定であり，Ｓｉ層やＳｉＧｅ合金層との
相性もよく選択成長が可能である。
【００１５】また，ＳｉＧｅ合金に一導電型の不純物を
導入し，抵抗率をさらに下げることができる。さらに，
ＳｉＧｅはＳｉに比べて電子やホールの移動度が大きい
。以上の理由により，コンタクトホール内に露出するＳ
ｉ層あるいはＳｉＧｅ合金層の上にＳｉＧｅ合金を選択
的に成長させることにより，低抵抗の埋込み層をカバレ
ッジよく形成することができる。しかも，バリアメタル
もエッチバックも不要であるから，プロセスが簡単であ
る。
導入し，抵抗率をさらに下げることができる。さらに，
ＳｉＧｅはＳｉに比べて電子やホールの移動度が大きい
。以上の理由により，コンタクトホール内に露出するＳ
ｉ層あるいはＳｉＧｅ合金層の上にＳｉＧｅ合金を選択
的に成長させることにより，低抵抗の埋込み層をカバレ
ッジよく形成することができる。しかも，バリアメタル
もエッチバックも不要であるから，プロセスが簡単であ
る。
【００１６】
【実施例】図１（ａ） 〜（ｅ） は第１の実施例を示
す工程順断面図で，以下これらの図を参照しながら説明
する。
す工程順断面図で，以下これらの図を参照しながら説明
する。
【００１７】図１（ａ） 参照
Ｓｉ基板１上に，例えばソース・ドレイン領域となる素
子領域に，例えばリン（Ｐ）をドープしたｎ＋ −Ｓｉ
層２が形成された状態を示す。
子領域に，例えばリン（Ｐ）をドープしたｎ＋ −Ｓｉ
層２が形成された状態を示す。
【００１８】図１（ｂ） 参照
全面に厚さ８０００ÅのＳｉＯ２ の絶縁膜３を形成し
，マスク（図示せず）を用いて絶縁膜３をエッチングし
，ｎ＋ −Ｓｉ層２上に開口する幅６０００Åのコンタ
クトホール４を形成する。アスペクト比は１．３３であ
る。
，マスク（図示せず）を用いて絶縁膜３をエッチングし
，ｎ＋ −Ｓｉ層２上に開口する幅６０００Åのコンタ
クトホール４を形成する。アスペクト比は１．３３であ
る。
【００１９】図１（ｃ） 参照
コンタクトホール４内のｎ＋ −Ｓｉ層２上に，ＣＶＤ
法によりＳｉＧｅ合金を選択的に成長し，ＳｉＧｅ埋込
み層５を形成する。ＳｉＧｅ合金の組成は，例えば６０
％Ｓｉ−４０％Ｇｅであり，原料ガスとしてＳｉＨ４，
ＧｅＨ４ を用い， 基板温度６００ ℃， 圧力
１×１０−５Ｔｏｒｒの条件で選択成長する。
法によりＳｉＧｅ合金を選択的に成長し，ＳｉＧｅ埋込
み層５を形成する。ＳｉＧｅ合金の組成は，例えば６０
％Ｓｉ−４０％Ｇｅであり，原料ガスとしてＳｉＨ４，
ＧｅＨ４ を用い， 基板温度６００ ℃， 圧力
１×１０−５Ｔｏｒｒの条件で選択成長する。
【００２０】図１（ｄ） 参照
ＳｉＧｅ埋込み層５にリン（Ｐ＋ ）を加速電圧２００
ｋＶ，ドーズ量２×１０１６個ｃｍ−２でイオン注入
し，その後活性化アニールを行ってｎ＋ −ＳｉＧｅ埋
込み層６を形成する。
ｋＶ，ドーズ量２×１０１６個ｃｍ−２でイオン注入
し，その後活性化アニールを行ってｎ＋ −ＳｉＧｅ埋
込み層６を形成する。
【００２１】図１（ｅ） 参照
全面にＡｌを蒸着し，それをパターニングしてｎ＋ −
ＳｉＧｅ埋込み層６に接続する配線層７を形成する。
ＳｉＧｅ埋込み層６に接続する配線層７を形成する。
【００２２】図２（ａ） 〜（ｄ） は第２の実施例を
示す工程順断面図で，以下これらの図を参照しながら説
明する。 図２（ａ） 参照 Ｓｉ基板１にＳｉＧｅ合金をエピタキシャル成長し，Ｓ
ｉＧｅエピタキシャル層１Ａを形成する。ＳｉＧｅ合金
の組成は，例えば６０％Ｓｉ−４０％Ｇｅである。Ｓｉ
Ｇｅエピタキシャル層１Ａのソース・ドレイン領域に，
例えばホウ素（Ｂ）をドープし，ｐ＋ −ＳｉＧｅ層８
を形成する。
示す工程順断面図で，以下これらの図を参照しながら説
明する。 図２（ａ） 参照 Ｓｉ基板１にＳｉＧｅ合金をエピタキシャル成長し，Ｓ
ｉＧｅエピタキシャル層１Ａを形成する。ＳｉＧｅ合金
の組成は，例えば６０％Ｓｉ−４０％Ｇｅである。Ｓｉ
Ｇｅエピタキシャル層１Ａのソース・ドレイン領域に，
例えばホウ素（Ｂ）をドープし，ｐ＋ −ＳｉＧｅ層８
を形成する。
【００２３】図２（ｂ） 参照
全面に厚さ１２０００ ÅのＳｉＯ２ の絶縁膜３を形
成し，マスク（図示せず）を用いて絶縁膜３をエッチン
グし，ｐ＋ −ＳｉＧｅ層８上に開口する幅８０００Å
のコンタクトホール４を形成する。アスペクト比は１．
５ である。
成し，マスク（図示せず）を用いて絶縁膜３をエッチン
グし，ｐ＋ −ＳｉＧｅ層８上に開口する幅８０００Å
のコンタクトホール４を形成する。アスペクト比は１．
５ である。
【００２４】図２（ｃ） 参照
コンタクトホール４内のｐ＋ −ＳｉＧｅ層８上に，Ｃ
ＶＤ法により，Ｂをドープしたｐ＋ −ＳｉＧｅ合金を
選択的に成長し，その後，活性化アニールを行ってｐ＋
−ＳｉＧｅ埋込み層９を形成する。Ｂのドープ量は，
例えば５×１０１９ｃｍ−３であり，ＳｉＧｅ合金の組
成は，例えば６０％Ｓｉ−４０％Ｇｅである。
ＶＤ法により，Ｂをドープしたｐ＋ −ＳｉＧｅ合金を
選択的に成長し，その後，活性化アニールを行ってｐ＋
−ＳｉＧｅ埋込み層９を形成する。Ｂのドープ量は，
例えば５×１０１９ｃｍ−３であり，ＳｉＧｅ合金の組
成は，例えば６０％Ｓｉ−４０％Ｇｅである。
【００２５】図２（ｄ） 参照
全面にＡｌを蒸着し，それをパターニングしてｐ＋ −
ＳｉＧｅ埋込み層９に接続する配線層７を形成する。
ＳｉＧｅ埋込み層９に接続する配線層７を形成する。
【００２６】第１の実施例，第２の実施例ともコンタク
トホール４内はカバレッジよく埋込まれ，低抵抗の埋込
み層を形成することができた。
トホール４内はカバレッジよく埋込まれ，低抵抗の埋込
み層を形成することができた。
【００２７】
【発明の効果】以上説明したように，本発明によれば，
アスペクト比の大きいコンタクトホール内を低抵抗材料
でカバレッジよく埋め込むことができる。しかも，バリ
アメタルやエッチバックを必要としないプロセスを提供
することができる。
アスペクト比の大きいコンタクトホール内を低抵抗材料
でカバレッジよく埋め込むことができる。しかも，バリ
アメタルやエッチバックを必要としないプロセスを提供
することができる。
【００２８】本発明は，集積回路の微細化，高集積化に
寄与するものである。
寄与するものである。
【図１】（ａ） 〜（ｅ） は第１の実施例を示す工程
順断面図である。
順断面図である。
【図２】（ａ） 〜（ｄ） は第２の実施例を示す工程
順断面図である。
順断面図である。
【図３】（ａ） 〜（ｅ） は従来例を示す工程順断面
図である。
図である。
１は半導体基板であってＳｉ基板
１ＡはＳｉＧｅエピタキシャル層
２は素子領域であってｎ＋ −Ｓｉ層
３は絶縁膜
４はコンタクトホール
５は埋込み層であってＳｉＧｅ埋込み層６は埋込み層で
あってｎ＋ −ＳｉＧｅ埋込み層７は配線層 ８は素子領域であってｐ＋ −ＳｉＧｅ層９は埋込み層
であってｐ＋ −ＳｉＧｅ埋込み層１０はポリＳｉ層 １１はｎ＋ 型ポリＳｉ層
あってｎ＋ −ＳｉＧｅ埋込み層７は配線層 ８は素子領域であってｐ＋ −ＳｉＧｅ層９は埋込み層
であってｐ＋ −ＳｉＧｅ埋込み層１０はポリＳｉ層 １１はｎ＋ 型ポリＳｉ層
Claims (2)
- 【請求項１】 半導体基板（１） の素子領域（２，
８）を覆う絶縁膜（３） にコンタクトホール（４）
を形成する工程と， 該コンタクトホール（４） 内
に露出する素子領域（２， ８）にＳｉＧｅ合金或いは
一導電型の不純物を含むＳｉＧｅ合金を選択的に成長し
て，該コンタクトホール（４） を埋込む埋込み層（５
， ９）を形成する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記素子領域（２， ８）が一導電型
の不純物を含むＳｉ層（２） 或いは一導電型の不純物
を含むＳｉＧｅ合金層（８） であることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40558190A JPH04221821A (ja) | 1990-12-25 | 1990-12-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40558190A JPH04221821A (ja) | 1990-12-25 | 1990-12-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04221821A true JPH04221821A (ja) | 1992-08-12 |
Family
ID=18515186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40558190A Withdrawn JPH04221821A (ja) | 1990-12-25 | 1990-12-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04221821A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01231549A (ja) * | 1988-03-11 | 1989-09-14 | Fujitsu Ltd | 中継器監視方式 |
| WO1995006328A1 (en) * | 1993-08-27 | 1995-03-02 | National Semiconductor Corporation | Self-aligned cmos process |
| WO1995006327A1 (en) * | 1993-08-27 | 1995-03-02 | National Semiconductor Corporation | Bipolar transistor process |
| JPH09219494A (ja) * | 1996-02-09 | 1997-08-19 | Nec Corp | 半導体装置およびその製造方法 |
| US5773357A (en) * | 1995-01-25 | 1998-06-30 | Nec Corporation | Method for producing silicon film to bury contact hole |
| US5909059A (en) * | 1996-12-04 | 1999-06-01 | Nec Corporation | Semiconductor device having contact plug and method for manufacturing the same |
-
1990
- 1990-12-25 JP JP40558190A patent/JPH04221821A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01231549A (ja) * | 1988-03-11 | 1989-09-14 | Fujitsu Ltd | 中継器監視方式 |
| JP2711670B2 (ja) * | 1988-03-11 | 1998-02-10 | 富士通株式会社 | 中継器監視方式 |
| WO1995006328A1 (en) * | 1993-08-27 | 1995-03-02 | National Semiconductor Corporation | Self-aligned cmos process |
| WO1995006327A1 (en) * | 1993-08-27 | 1995-03-02 | National Semiconductor Corporation | Bipolar transistor process |
| US5453389A (en) * | 1993-08-27 | 1995-09-26 | National Semiconductor, Inc. | Defect-free bipolar process |
| US5571744A (en) * | 1993-08-27 | 1996-11-05 | National Semiconductor Corporation | Defect free CMOS process |
| US5773357A (en) * | 1995-01-25 | 1998-06-30 | Nec Corporation | Method for producing silicon film to bury contact hole |
| JPH09219494A (ja) * | 1996-02-09 | 1997-08-19 | Nec Corp | 半導体装置およびその製造方法 |
| US5909059A (en) * | 1996-12-04 | 1999-06-01 | Nec Corporation | Semiconductor device having contact plug and method for manufacturing the same |
| US6030894A (en) * | 1996-12-04 | 2000-02-29 | Nec Corporation | Method for manufacturing a semiconductor device having contact plug made of Si/SiGe/Si |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5378652A (en) | Method of making a through hole in multi-layer insulating films | |
| EP0689237B1 (en) | Method of forming metal silicide films on source and drain regions | |
| US4749441A (en) | Semiconductor mushroom structure fabrication | |
| US5268590A (en) | CMOS device and process | |
| CA1199430A (en) | Method of producing semiconductor device | |
| JPH04320330A (ja) | 半導体装置のコンタクト部の形成方法 | |
| JPS6050920A (ja) | 半導体装置の製造方法 | |
| US5291058A (en) | Semiconductor device silicon via fill formed in multiple dielectric layers | |
| JP3108447B2 (ja) | 半導体装置及びその製造方法 | |
| EP0201250B1 (en) | Process for making a contact arrangement for a semiconductor device | |
| JPH04221821A (ja) | 半導体装置の製造方法 | |
| JPH04179235A (ja) | ヘテロ接合バイポーラトランジスタ | |
| KR940004450B1 (ko) | 반도체장치의 제조방법 | |
| JPH04225568A (ja) | 半導体装置のコンタクト構造及びその製造方法 | |
| US6329274B1 (en) | Method of producing semiconductor device | |
| JPH06204167A (ja) | 半導体装置の製造方法 | |
| JP2736371B2 (ja) | 半導体装置の製造方法 | |
| JP2501451B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2659798B2 (ja) | 半導体装置 | |
| JPH0666262B2 (ja) | 半導体装置の製造方法 | |
| JPH0389524A (ja) | 半導体装置及びその製造方法 | |
| JP2815170B2 (ja) | 半導体装置の製造方法 | |
| JPH03150874A (ja) | 半導体装置 | |
| JPH0574218B2 (ja) | ||
| JPH04154120A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |