JPH0389524A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ概　要〕 バイポーラ型半導体装置及びその製造方法、特にコレク
タ層の下部に埋込まれコレクタ層上への導出部を有する
コレクタ埋込み電極の構造及び形成方法に関し、 コレクタ埋込み層及び引出し層を高不純物ドープの半導
体層よりも比抵抗の小さ物質に変えてコレクタ抵抗を大
幅に減少させることを目的とし、半導体装置は、一導電
型半導体基板と、該一導電型半導体基板上に載設された
コレクタ領域となる反対導電型半導体層と、該反対導電
型半導体層上への引出し部を有して該一導電型半導体基
板と該反対導電型半導体層との界面に埋込まれた金属若
しくは金属シリサイドからなるコレクタ埋込み電極と、
該コレクタ埋込み電極上の該反対導電型半導体層に形成
された一導電型ベース領域と、該ベース領域内に形成さ
れた反対導電型工逅ツタ領域とを有して構成され、製造
方法は、高不純物濃度のコレクタ埋込み層を開孔を介し
て選択的にエツチング除去して空洞部となし、その空洞
部及び上記開孔内に金属若しくは金属シリサイドを埋込
んでコレクタ埋込み電極を形成する工程を含んで構成さ
れる。

〔産業上の利用分野〕

本発明はバイポーラ型半導体装置及びその製造方法、特
にコレクタ層の下部に埋込まれコレクタ層上への導出部
を有するコレクタ埋込み電極の構造及び形成方法に関す
る。

近時、コンピュータの計算規模の拡大にともない、これ
に使用されるバイポーラ型半導体装置の動作速度の向上
が望まれている。

そこで本発明においては、コレクタ抵抗を減少すること
によって動作抵抗を減少させ、これによってバイポーラ
型半導体装置の動作速度の向上を図ろうとするものであ
る。

〔従来の技術］ 第５図は従来のバイポーラ型半導体装置の一例の要部を
示す模式側断面図で、５１はｐ型シリコン（Ｓｉ）基板
、５２はｎ型コレクタエピタキシャル層、５３はｎ゛型
コレクタ埋込み層、５４は絶縁物分離領域、５５はｎ゛
型コレクタ引出し層、５６はｐ型ベース領域、５７はｎ
“型工旦ツタ領域、５８は第１の絶縁膜、５９はポリＳ
ｉエミッタ電極、６０は第２の絶縁膜、６１はコンタク
ト窓、６２はコレクタ配線、６３はベース配線、６４は
エミッタ配線を示す。

〔発明が解決しようとする課題］ 上記第５図に示されるように従来のバイポーラ型半導体
装置においては、コレクタ配線６２から工ごツタ領域５
７の直下の動作領域Ａの下部に達するコレクタの埋込み
層５３及びその引出し層５５が例えばｎ″層即ち高濃度
に不純物をドープした半導体層で形成されていたために
、その比抵抗の下限値が制限されてコレクタ抵抗が十分
に下がらず、動作速度の向上が十分になし得なかった。

そこで本発明は、コレクタ埋込み層及び引出し層を高不
純物ドープの半導体層よりも比抵抗の小さい物質に変え
て、コレクタ抵抗を大幅に減少させることを目的とする
。

〔課題を解決するための手段〕

上記課題は、一導電型半導体基板と、該一導電型半導体
基板上に載設されたコレクタ領域となる反対導電型半導
体層と、該反対導電型半導体層上への引出し部を有して
該一導電型半導体基板と該反対導電型半導体層との界面
に埋込まれた金属若しくは金属シリサイドからなるコレ
クタ埋込み電極と、該コレクタ埋込み電極上の該反対導
電型半導体層に形成された一導電型ベース領域と、該ベ
ース領域内に形成された反対導電型エミッタ領域とを有
する本発明による半導体装置、及び一導電型半導体基板
に選択的に該半導体基板より高不純物濃度の反対導電型
高濃度拡散領域を形成する工程、該反対導電型高濃度波
ＩＰＫ領域を有する該半導体基板上に該反対導電型高濃
度拡散領域より低不純物濃度を有し且つ該半導体基板よ
り高不純物濃度を有する反対導電型半導体エピタキシャ
ル層を形成する工程、該エピタキシャル層に該反対導電
型高濃度拡散領載着しくはその該エピタキシャル層内へ
の拡大領域の一部を表出する開孔を形成する工程、不純
物濃度の高低によるエツチングレートの差により、該開
孔を介し該反対導電型高濃度拡散領域及びその拡大領域
を選択的にエツチング除去しその部分に空洞を形成する
工程、該空洞及び該開孔内に金属若しくは金属シリサイ
ドを充填する工程を含む本発明による半導体装置の製造
方法によって解決される。

〔作　用〕

即ち本発明は、従来の高不純物濃度を有する半導体層か
らなるコレクタ埋込み層を、コレクタエピタキシャル層
の表面から上記コレクタ埋込み層に達する開孔を介し、
不純物濃度の高低により大きなエツチングレートの差を
生ずる工・ンチング手段により選択的にエツチング除去
してその部分に空洞を形成し、この空洞部と上記エツチ
ング用の開孔内に気相成長法等により半導体材料に比べ
て比抵抗の著しく小さい金属或いは金属シリサイド層を
埋込むことによってコレクタエピタキシャル層の下部に
コレクタエピタキシャル層表面への引出し部を有するコ
レクタ埋込み電極を形成する。

そしてこのコレクタ埋込み電極上のコレクタエピタキシ
ャル層に能動領域であるベース領域及びエミッタ領域を
形成する。

この低比抵抗材料によるコレクタ埋込み電極によって配
線からエミッタ直下の能動領域に達するコレクタ抵抗は
大幅に低減されるので、その分バイポーラ型半導体装置
の動作速度が向上する。

なおコレクタ埋込み電極に接する半導体基板の比抵抗が
低い場合にはコレクタ埋込み電極の周囲に基板との間に
接合を形成する不純物拡散領域を設け、コレクタ埋込み
電極から基板への電流リークを防止する。

〔実施例〕

以下本発明を、図示実施例により具体的に説明する。

第１図は本発明に係る半導体装置の一実施例の模式側断
面図、第２図（ａ）〜（ｆ）は本発明の方法の一実施例
の工程断面図、第３図は本発明に係る半導体装置の他の
実施例の模式側断面図、第４図（ａ）〜φ）は本発明の
方法の他の実施例の工程断面図である。

企図を通じ同一対象物は同一符合で示す。

本発明に係るバイポーラ型半導体装置の一実施例を示す
第１図において、 ■はボロン（Ｂ）　　ドープで５０〜１００　Ｑｃｍ程
度の高比抵抗を有するｐ−型Ｓｉ基板、 ２は１０”ＣＩ−’程度の不純物濃度を有しコレクタ層
となるｎ型エピタキシャルＮ（ｎ型コレクタエピタキシ
ャル層）、 ３はｐ−型Ｓｔ基板１とｎ型コレクタエピタキシャルＮ
２の界面に埋込まれた例えばタングステンシリサイド（
ＷＳｉｇ）からなるコレクタ埋込み電極、３ＰはＷＳｉ
ｚコレクタ埋込み電極３のエピタキシャルＮ２表面への
引出し部、 ４は絶縁物分離領域、 ５は−５ｉｚコレクタ埋込み電極３上部のｎ型コレクタ
エピタキシャルＮ２に形成された不純物濃度１０”ｅｌ
ｌ−’程度の不純物濃度を有するｐ型ベース領域、 ６は例えば二酸化シリコン（Ｓｉ（ｈ）からなる第１の
絶縁膜、 ７はベース領域５を表出する工２ツタ拡散窓、８は１０
”ａｍ−”程度の不純物濃度を有するｎ゛型ポリＳｉエ
ミッタ電極、 ９は不純物濃度１０”ＣＩｌ＋−”程度のｎ°型工ξツ
タ領域、 １０は例えば燐珪酸ガラス（ＰＳＧ）からなる第２の絶
縁膜、 １１Ａはコレクタ埋込み電極３の引出し部３Ｐの上面を
表出するコレクタコンタクト窓、 １１Ｂはベース領域５の上面を表出するベースコンタク
ト窓、 １１Ｃはｎ′″型ポリＳｉ工稟ツタ電極の上面を表出す
るエミッタコンタクト窓、 １２はアル藁ニウム合金等からなるコレクタ配線、１３
は同じくベース配線、 １４は同じくエミッタ配線 を示す。

なおこの構造は、上記のように基板の比抵抗が高く、コ
レクタ埋込み電極３から基板ｌへの電流リーク量が無視
できる程度に小さい場合に適用される。

この実施例に示す構造は、以下に第２図（ａ）〜（ｆ）
の工程断面図を参照して説明する本発明の方法の一実施
例によって形威される。

第２図（ａ）参照 即ち、前記した５０〜１００ΩＣｌ１１程度の高比抵抗
を有するｐ−型Ｓｉ基板１上に従来同様の方法により選
択的に１０”ｃｍ−’程度の高不純物濃度を有するｎ°
型埋込み層５３を形威し、この基板上に１０１０１７Ｃ
’程度の不純物濃度を有するｎ型コレクタエピタキシャ
ルＮ２を形威しくここで熱拡散により前記ｎ゛型埋込み
層５３はエピタキシャル層２内へも拡大する）、次いで
上記コレクタエピタキシャル層２上に１００人程大枚熱
酸化膜１５を形威し、次いでその上にエツチングマスク
になる厚さ１５００人程度０窒化シリコン（ＳｉＪ４）
膜１６を気相成長（ＣＶＤ）法により形成し、次いでエ
ツチング手段に例えば４弗化炭素（ＣＦ４）ガスによる
リアクティブイオンエツチング（ＲＩＢ）法を用いる周
知のフォトリソグラフィ技術により上記５ｉＪ４膜１６
及びその下部の熱酸化膜１５に、埋込み電極引出用開孔
を形成するためのエツチング窓１７を形成する。

第２図（ｂ）参照 次いで、上記Ｓｉ３Ｎ、膜１６をマスクにしエツチング
窓１７を介して塩素（ＣＩ）系のガスを用いる周知のＲ
ＩＥ　処理により、コレクタエピタキシャル層２にｎ゛
型埋込みＮ５３（拡大部を含む）を表出する埋込み電極
引出し用開孔１８を形成する。

第２図（Ｃ）参照 次いで、エツチングレートが不純物濃度に依存して大き
く変化するエツチング方法、例えば弗酸（ＨＦ）　：硝
酸（ＨＮＯ３）　：酢酸（Ｃ１，Ｃ００Ｈ）　＝　１　
：　３　：　８の組成を有するエツチング液によるウェ
ットエツチング手段により前記埋込み電極引出し用開孔
１８を介しｎ゛型埋込み層５３及びその拡大部を選択的
に除去し、その部分に空洞部１９を形成する。

なお上記エツチング方法において、不純物濃度に１０”
ｃｌ’と１０１０１６ｃ１”程度の差があれば１００倍
以上の選択比が得られる。

また、この選択エツチングは、塩素（ｃｈ）ガスを用い
た光エッチングによっても行い得る。

第２図（ｄ）参照 次いで反応ガスに６弗化タングステン（ＷＦ６）とモノ
シラン（Ｓｉ）Ｉ４）を用い５００°Ｃ程度の温度で行
われる周知の化学気相成長（ＣＶＤ）法により前記空洞
部１９、埋込み電極引出し用開孔１８の内部を含むＳｉ
、Ｎ、膜１６上に、上記空洞部１９及び開孔１８を完全
に埋める厚さにタングステンシリサイド（ＷＳｉｚ）層
１０３を形成する。

第２図（ｅ）参照 次いでＣＩ系のガスを用いる周知のエッチバック手段に
よりＳｔ、、Ｎ、膜１６上のＷＳｉｚ層１０３を除去し
、且つ埋込み電極引出し用開孔１８内の一５ｉｚ層１０
３をほぼコレクタエピタキシャル層２上面の位置までオ
ーバエツチングする。

ここで、前記空洞部１９内に埋込まれたＷＳｉ２コレク
タ埋込み電極３及び前記開孔１８内に埋込まれたＷＳｉ
ｚコレクタ埋込み電極引出し部３Ｐが形成される。

第２図（ｆ）参照 次いで５ｉＪ４膜１６を例えば燐酸煮沸処理で除去し、
その下部の熱酸化膜１５を弗酸等によりウォッシュアウ
トした後、通常行われる方法により、埋込み電極３上の
コレクタエピタキシャル層２にｐ型ベース領域５を形威
し、この基板上に厚さ３０００人程度０例えば二酸化シ
リコン（ＳｉＯｚ）からなる第１の絶縁膜６を形威し、
この絶縁膜６にエミッタ拡散窓７を形威し、このエミッ
タ拡散窓７上に砒素（＾Ｓ）を高濃度に含んだｎ“型ポ
リＳｉ工ξツタ電極８を形威し熱処理による固相拡散に
よりｎ゛型エミッタ領域９を形成し、この表面上にＰＳ
Ｇ等からなる厚さ３０００人程度０例２の絶縁膜１０を
形威し、次いでこの第２の絶縁膜１０にエミッタ電極９
を表出するエミッタコンタクト窓ｌｌＣを形成すると同
時に、第２、第■の絶縁膜１０．６を貫通し前記ＷＳｉ
２コレクタ埋込み電極引出し部３Ｐの上面を表出するコ
レクタコンタクト窓１１Ａ及びベース領域５を表出する
ベースコンタクト窓１１Ｂを形成し、次いで各コンタク
ト窓上に例えばアルミニウム合金等からなるコレクタ配
線１２、ベース配線１３、工εツタ配線１４を形成し、
以後図示しない被覆絶縁膜の形成等がなされ本発明に係
るバイポーラ型半導体装置が完成する。

第３図は通常の数Ω０程度の低比抵抗を有する例えばｐ
型Ｓｉ基板２０１を用いる場合に適用される本発明の構
造の実施例を示し、図中、２０３はｎ型不純物を高濃度
に含んだ−５ｉｚコレクタ埋込み電極、２０３Ｐは同Ｗ
Ｓｉ！コレクタ埋込み電極引出し部、２０はｎ゛型不純
物拡散領域、その他の符号は第１図と同一対象物を示す
。

なおこの構造においては、ｐ型Ｓｉ基板２０１とコレク
タ埋込み電極２０３との間にｎ゛型不純物拡散領域２０
によってｐ−ｎ接合（Ｊ）が形成されるので、Ｓｉ基板
２０１が低比抵抗であってもコレクタ埋込み電極２０３
から基板２０１への電流リークは生ぜず、素子間の分離
が損なわれることはない。

上記第３図に示す構造の半導体装置は、前記一実施例の
方法において第２図（ｄ）に示すようにＷＳｉｚコレク
タ埋込み電極３が形成された後、第４図（ａ）に示すよ
うに５ｉＪ４膜１６をマスクにして上記コレクタ埋込み
電極引出し部３Ｐの上面に選択的に砒素（Ａｓ”　）を
１０２１０２Ｏ”程度の高濃度にイオン注入しくｎｎは
ｎ型不純物注入領域）、次いで例えば９００°Ｃ程度の
温度で３０分程度熱処理を行い上記注入砒素を前記引出
し部３Ｐ及び−５ｉｚコレクタ埋込み電極３を介しこれ
ら−Ｓｔ、Ｓ−。タ埋込み電極３（３Ｐを含む）の周囲
の基板２０１及びエピタキシャル層２に拡散させ、第４
図（ｂ）に示すように引出し部３Ｐを含む−５ｉ２コレ
クタ埋込み電極３の周囲に沿ったｎ°型不純物拡散領域
２０が形成される。

なお上記熱処理によりＷＳｉＳコアクタ埋込み電極３及
びその引出し部３Ｐはｎ型不純物を高濃度に含んだＷＳ
ｉ２コレクタ埋込み電極２０３及びその引出し部２０３
Ｐとなる。

以後の製造工程は、前記実施例において第２図（ｆ）を
参照して説明した方法と同様である。

なお本発明に係るコレクタ埋込み電極は前記空洞部内に
めっき法等により高融点を有する金属を充填することに
よっても形成されるが、低比抵抗を有する基板が用いら
れる場合には、空洞部形成後ガス拡散等により空洞部の
周囲に基板に対してｐ−ｎ接合を形成する不純物拡散領
域を形成し、その後空洞部内にめっき法等による金属の
充填を行えばよい。

以上実施例に示したように本発明に係るバイポーラ型半
導体装置においては、コレクタ埋込み電極及びその引出
し部が金属シリサイド或いは金属によって形成されるの
で、埋込み電極の上部に形成されるトランジスタの能動
領域から配線に達するコレクタ抵抗が、不純物を高濃度
にドープした半導体層で形成された従来構造に比べて１
〜２桁程度低減される。

従って本発明によればバイポーラ型半導体装置の動作速
度を従来より１〜２割程度向上させることが可能になる
。

なお本発明は、ｐｎｐ型のバイポーラ半導体装置にも適
用される。

〔発明の効果〕

以上説明のように本発明によればバイポーラ型半導体装
置のコレクタ抵抗を従来に比べ大幅に低減できるので、
バイポーラ型半導体装置の高速化が図れる。

【図面の簡単な説明】

第１図は本発明の構造に係る一実施例の模式側断面図、 第２図（ａ）〜（ｆ）は本発明の方法の一実施例の工程
断面図、 第３図は本発明の構造に係る他の実施例の模式第４図（
ａ）〜（ｂ）は本発明の方法の他の実施例の工程断面図
、 第５図は従来構造の模式側断面図 である。 図において、 １はｐ−型Ｓｉ基板、 ２はｎ型コレクタエピタキシャル層、 ３はＷＳｉ２コレクタ埋込み電極、 ３Ｐはコレクタ埋込み電極引出し部、 ４は絶縁物置＃領域、 ５はｐ型ベース領域、 ９はｎ゛型工≧ツタ領域、 ツタ電極、 ８はｎ＋型ポリＳｉエミ １０は第２の絶縁膜、 １１Ａはコレクタコンタクト窓、 １１Ｂはベースコンタクト窓、 ｌｌＣは工稟ツタコンタクト窓、 １２はコレクタ配線、 １３はベース配線、 １４はエミッタ配線 本発明の構逼に代る一夷を例の移ＩＫ倶・１断面図図 本棗明の構造１．４衆う仕の賞東引の襖へ便１断面図第
　３　図 ／を侍明の６次の一実袴ダ１１の工程断面図蔓２図 （ｔの ） 未発！月の与；大の一寅走例の工肩藷劇雨圀第２図（マ
／ｆ）２）

Claims (3)

【特許請求の範囲】
1. （１）一導電型半導体基板と、 該一導電型半導体基板上に載設されたコレクタ領域とな
   る反対導電型半導体層と、 該反対導電型半導体層上への引出し部を有して該一導電
   型半導体基板と該反対導電型半導体層との界面に埋込ま
   れた金属若しくは金属シリサイドからなるコレクタ埋込
   み電極と、 該コレクタ埋込み電極上の該反対導電型半導体層に形成
   された一導電型ベース領域と、 該ベース領域内に形成された反対導電型エミッタ領域と
   を有することを特徴とする半導体装置。
2. （２）前記コレクタ埋込み電極の周囲に沿って反対導電
   型不純物拡散領域が設けられたことを特徴とする請求項
   １記載の半導体装置。
3. （３）一導電型半導体基板に選択的に該半導体基板より
   高不純物濃度の反対導電型高濃度拡散領域を形成する工
   程、 該反対導電型高濃度拡散領域を有する該半導体基板上に
   該反対導電型高濃度拡散領域より低不純物濃度を有し且
   つ該半導体基板より高不純物濃度を有する反対導電型半
   導体エピタキシャル層を形成する工程、 該エピタキシャル層に該反対導電型高濃度拡散領域若し
   くはその該エピタキシャル層内への拡大領域の一部を表
   出する開孔を形成する工程、不純物濃度の高低によるエ
   ッチングレートの差により、該開孔を介し該反対導電型
   高濃度拡散領域及びその拡大領域を選択的にエッチング
   除去しその部分に空洞を形成する工程、 該空洞及び該開孔内に金属若しくは金属シリサイドを充
   填する工程を含むことを特徴とする半導体装置の製造方
   法。