JP2009541979A - デュアル・シャロー・トレンチ分離及び低いベース抵抗を有するバイポーラ・トランジスタ - Google Patents
デュアル・シャロー・トレンチ分離及び低いベース抵抗を有するバイポーラ・トランジスタ Download PDFInfo
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Abstract
【課題】 トランジスタの性能を改善するために、ベース・コレクタ容量（Ｃｃｂ）及びベース抵抗（Ｒｂ）の寄生成分が著しく低減されたバイポーラ・トランジスタを提供すること。
【解決手段】 ベース・コレクタ容量Ｃｃｂ及びベース抵抗Ｒｂの寄生成分を減少するための、デュアル・シャロー・トレンチ分離を有する改善されたバイポーラ・トランジスタが提供される。この構造体は、少なくとも１対の隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域が内部に配置された半導体基板を含む。隣接する第１のＳＴＩ領域の対は、基板内に活性領域を定める。この構造体は、半導体基板の活性領域内に配置されたコレクタ、活性領域内の半導体基板の表面の上に配置されたベース層、及びベース層上に配置された隆起型外因性ベースをも含む。本発明によると、隆起型外因性ベースは、ベース層の部分への開口部を有する。エミッタは、この開口部内に配置され、パターン形成された隆起型外因性ベースの部分上に延びており、かつ、隆起型外因性ベースから離間配置され、これから分離される。さらに、第１のＳＴＩ領域に加えて、第１のシャロー・トレンチ分離領域の各対からコレクタに向けて内方に延びる第２のシャロー・トレンチ分離（ＳＴＩ）領域が、半導体基板内に存在する。第２のＳＴＩ領域は、傾斜した内部側壁面を有する。幾つかの実施形態において、ベースは完全に単結晶である。
【選択図】 図１
【解決手段】 ベース・コレクタ容量Ｃｃｂ及びベース抵抗Ｒｂの寄生成分を減少するための、デュアル・シャロー・トレンチ分離を有する改善されたバイポーラ・トランジスタが提供される。この構造体は、少なくとも１対の隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域が内部に配置された半導体基板を含む。隣接する第１のＳＴＩ領域の対は、基板内に活性領域を定める。この構造体は、半導体基板の活性領域内に配置されたコレクタ、活性領域内の半導体基板の表面の上に配置されたベース層、及びベース層上に配置された隆起型外因性ベースをも含む。本発明によると、隆起型外因性ベースは、ベース層の部分への開口部を有する。エミッタは、この開口部内に配置され、パターン形成された隆起型外因性ベースの部分上に延びており、かつ、隆起型外因性ベースから離間配置され、これから分離される。さらに、第１のＳＴＩ領域に加えて、第１のシャロー・トレンチ分離領域の各対からコレクタに向けて内方に延びる第２のシャロー・トレンチ分離（ＳＴＩ）領域が、半導体基板内に存在する。第２のＳＴＩ領域は、傾斜した内部側壁面を有する。幾つかの実施形態において、ベースは完全に単結晶である。
【選択図】 図１
Description
本発明は、半導体デバイス構造体に関し、より特定的には、トランジスタの性能を改善するために、ベース・コレクタ容量（Ｃｃｂ）及びベース抵抗（Ｒｂ）の寄生成分が著しく低減されたバイポーラ・トランジスタに関する。本発明によると、Ｃｃｂ及びＲｂの寄生成分を低減させるデュアル・トレンチ分離スキームが用いられる。本発明の幾つかの実施形態においては、デュアル・トレンチ分離スキームにより、隆起型外因性ベースを完全に単結晶にすることも可能になる。
バイポーラ・トランジスタは、互いに対して近接する２つのｐ−ｎ接合部を有するデバイスである。典型的なバイポーラ・トランジスタは、３つのデバイス領域、すなわち、エミッタ、コレクタ、及びエミッタとコレクタとの間に配置されたベースを有する。理想的には、２つのｐ−ｎ接合部、すなわち、エミッタ−ベース接合部及びコレクタ−ベース接合部は、特定の距離だけ分離された単層の半導体材料である。隣接する接合部のバイアスを変化させることにより、１つのｐ−ｎ接合部における電流を変調させることは、「バイポーラ・トランジスタ作用」と呼ばれる。
エミッタ及びコレクタがｎ型にドープされ、ベースがｐ型にドープされた場合には、デバイスは「ｎｐｎ」トランジスタになる。代替的に、反対のドープ構成が用いられた場合には、デバイスは「ｐｎｐ」トランジスタになる。ｎｐｎトランジスタのベース領域における少数キャリアすなわち電子の移動度は、ｐｎｐトランジスタのベースにおける正孔の移動度より高いので、ｎｐｎトランジスタ・デバイスでは、より高周波数の動作及びより高速の性能を得ることができる。したがって、ｎｐｎトランジスタが、集積回路を構築するのに用いられるバイポーラ・トランジスタの大部分を占める。
バイポーラ・トランジスタの垂直方向寸法がますます縮小するにつれて、深刻なデバイス動作の限界に直面する。これらの限界を克服するために積極的に研究された１つの手法は、ベースに用いられる材料のバンド・ギャップより大きいバンド・ギャップをもつエミッタ材料を用いてトランジスタを構築することである。こうした構造体は、ヘテロ接合トランジスタと呼ばれる。
ヘテロ接合を含むヘテロ構造体は、多数キャリア・デバイス及び少数キャリア・デバイスの両方に用いることができる。多数キャリア・デバイスでは、エミッタがシリコン（Ｓｉ）で形成され、ベースがシリコン・ゲルマニウム（ＳｉＧｅ）合金で形成されたヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）が、近年開発された。ＳｉＧｅ合金（単にシリコン・ゲルマニウムと表されることが多い）のバンド・ギャップは、シリコンより狭い。
カットオフ周波数（ｆＴ）及び最大発振周波数（ｆｍａｘ）は、高速トランジスタに関する動作速度の最も代表的な尺度である。したがって、高速トランジスタのための設計及び最適化の努力は、ほとんどこれらの２つのパラメータを最適化することに向けられる。ｆＴ及びｆｍａｘに影響を及ぼすデバイス・パラメータの１つは、ベース・コレクタ容量（Ｃｃｂ）である。当業者には周知のように、Ｃｃｂは、エミッタ抵抗及びコレクタの抵抗、並びに相互コンダクタンスと関連したＲＣ遅延の一形態としてｆＴに寄与する。ｆｍａｘへの影響には２つの側面があるため、すなわち１つはｆｍａｘに直接影響し、他方はｆｔから間接的にもたらされるため、ｆｍａｘへのベース・コレクタ容量の寄与は、いずれの他のパラメータからのものよりも優勢である。ｆｍａｘに影響を及ぼす別のデバイス・パラメータは、ベース抵抗Ｒｂである。今日のバイポーラ・トランジスタにおける隆起型外因性ベース領域は、主として、結晶シリコンに比べて移動度が低い多結晶シリコンからなる。こうしたデバイス構造体の場合、Ｒｂは、多結晶シリコンにおけるより低い電荷キャリア移動度により制限される。
Ｃｃｂ全体の３分の２より多くが、外因性部分すなわち寄生容量に由来する。この寄生容量は、シャロー・トレンチ分離（ＳＴＩ）によって囲まれた、活性トランジスタ領域の外側のコレクタ（真性）領域とベース（外因性）領域の間の重なりに起因するものである。オーバーレイ及び重ね合わせマージン（alignment tolerance）の制限のために、リソグラフィによってこれらの領域間の重なりを最小にすることはできない。さらに、この容量は、ベース領域からコレクタ領域へのドーパントの輸送による増速拡散によりさらに増大される。したがって、寄生成分を低減させるデバイスの構造上の最適化は、ｆＴ及びｆｍａｘ（すなわち、デバイスの動作速度）を改善するための大きな要因である。さらに、Ｒｂは、主として多結晶シリコンからなる外因性ベース抵抗により制限される。多結晶シリコンでは大きい電荷キャリア移動度が、結晶シリコンでは著しく低くなる。
「Ｍｅｔｈｏｄ ｆｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ Ｈａｖｉｎｇ Ｒｅｄｕｃｅｄ Ｂａｓｅ−Ｃｏｌｌｅｃｔｏｒ Ｐａｒａｓｉｔｉｃ Ｃａｐａｃｉｔａｎｃｅ」という名称のＳａｔｏへの特許文献１は、ベースのためのＳｉＧｅの使用と、コレクタ・エピタキシャル層とベース電極の単結晶シリコン膜との間に形成された寄生容量が、それらの間の距離が約１０００Åに設定されるために低減されることとを開示する。従来技術によって寄生容量を低減させるためには、真性ベースを厚くする必要があり、よって、カットオフ周波数ｆＴが低下する。ベース電極のために、選択的エピタキシャル成長によって形成された単結晶の形態のシリコンが用いられ、特にＳｉＧｅのベースを形成することによって、ベースとコレクタとの間の寄生容量を低減させる。コレクタ領域を含むデバイス全体が、シリコン半導体基板の表面の上方に形成される。寄生容量を低減させるこの方法は、選択的エピタキシを用いて、真性ベースを成長させるというものである。
「Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｖｅｒｔｉｃａｌ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ Ｓｔｒｕｃｔｕｒｅ ｖｉａ Ｓｅｌｆ−ａｌｉｇｎｉｎｇ Ｐｒｏｃｅｓｓｉｎｇ Ｔｅｃｈｎｉｑｕｅｓ」という名称のＢｒｏｎｎｅｒ他への特許文献２は、自己整合された垂直型バイポーラ・トランジスタ、及び、正確に整合することによって達成される「低減した寄生ベース・コレクタ容量」をもつこうした構造体を製造する方法を開示する。Ｂｒｏｎｎｅｒ他の手法は、寄生ベース・コレクタ容量問題の解決法に対する本発明の手法との類似点を有する。しかしながら、本発明の手法には、Ｂｒｏｎｎｅｒ他の特許に記載されていない重要な特徴がある。例えば、本発明は、寄生を低減させるために、二次的シャロー・トレンチ分離の形成から一次的シャロー・トレンチ分離の形成を分離させる。この大きな違いにより、頑丈な製造プロセス及び柔軟なデバイス性能が可能になる。
「Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ Ｓｔｒｕｃｔｕｒｅ Ｗｉｔｈ ａ Ｓｈａｌｌｏｗ Ｉｓｏｌａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ Ｒｅｇｉｏｎ Ｐｒｏｖｉｄｉｎｇ Ｒｅｄｕｃｅｄ Ｐａｒａｓｉｔｉｃ Ｃａｐａｃｉｔａｎｃｅ」という名称のＫｈａｔｅｒ他への特許文献３は、Ｃｃｂの寄生成分を低減させる、バイポーラ・トランジスタへの構造上の変更を開示する。より具体的には、Ｋｈａｔｅｒ他は、コレクタとベースの間の余分な重なり領域を部分的に除去し、外因性ベース領域を形成する前に、これを誘電体で充填することを開示する。誘電体は、外因性ベースからコレクタを分離し、ドーパント拡散のためのバリアとして働き、Ｃｃｂの寄生成分を低減させる。Ｋｈａｔｅｒ他は、デュアル・シャロー・トレンチ分離スキームの使用を開示するが、本発明は、コレクタ領域に隣接して配置された傾斜した側壁を有する第２のシャロー・トレンチ分離を形成することによって、従前の技術を改善する。本発明の第２のトレンチ分離領域の傾斜した側壁は、接合部の付近に最大のＣｃｂを与えるが、コレクタ抵抗が低く保持されるようにコレクタ領域を十分に広く保持する。
さらに、本発明は、隆起型外因性ベース領域全体と重なる拡張した二次的シャロー・トレンチ分離を提供し、この拡張した二次的シャロー・トレンチ分離により、本発明の幾つかの実施形態において、隆起型外因性ベース領域が完全に単結晶シリコンからなることが可能になる。この場合、結晶隆起型外因性ベースにおける移動度が高いために、Ｒｂが低減される。さらに、応力層によって、ベースにおける移動度をさらに改善することができる。
上記に鑑みて、他のパラメータへの悪影響を最小限に抑えて、Ｃｃｂ及びＲｂの寄生成分を低減させる構造上の変更が導入されたバイポーラ・トランジスタを提供する必要性がある。典型的なシリコン・ベースのバイポーラ・トランジスタにおけるＣｃｂの寄生成分は、デバイスの外因性部分に形成されたベース・コレクタｐ−ｎ接合部の空乏領域の存在によるものである。本発明によると、シリコンが高い誘電率を有するので、空乏領域において誘電率が低減された材料を用いることによって、寄生容量が低減される。
本発明は、従来技術のバイポーラ・トランジスタ構造体に関して上述された欠点を克服するバイポーラ・トランジスタを提供する。より特定的には、本発明は、バイポーラ・トランジスタの他のパラメータに及ぼす影響を最小限に抑えた状態で、Ｃｃｂ及びＲｂの寄生成分を低減させるように変更されたバイポーラ・トランジスタを提供する。より具体的には、本発明は、デュアル・シャロー・トレンチ分離スキームと、応力層を有する単結晶シリコンの隆起型外因性ベースとを備えたバイポーラ・トランジスタを提供する。
本発明によると、デュアル・シャロー・トレンチ分離スキームは、従来技術のバイポーラ・トランジスタと関連したものより低い値までＣｃｂの寄生成分を減少させる。
大まかに言えば、本発明は、
少なくとも１対の隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域が内部に配置された半導体基板であって、隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域の対は、基板内に活性領域を定める、半導体基板と、
基板の活性領域内の埋込み領域に配置されたコレクタであって、埋込み領域は傾斜したドーパント・プロファイルを有する、コレクタと、
活性領域内の半導体基板の表面の上に配置されたベース層と、
ベース層上に配置され、ベース層の部分への開口部を有する隆起型外因性ベースと、
開口部内に配置され、隆起型外因性ベースの部分の上に延びるエミッタであって、隆起型外因性ベースから離間配置され、これから分離される、エミッタと、
第１のシャロー・トレンチ分離領域の各対からコレクタに向けて内方に延びる、半導体基板内の第２のシャロー・トレンチ分離（ＳＴＩ）領域であって、第２のＳＴＩ領域は傾斜したコレクタに近接して内部側壁面を有し、半導体基板の上部はベース層の下に残る、第２のシャロー・トレンチ分離（ＳＴＩ）領域と
を含む半導体構造体を提供する。
少なくとも１対の隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域が内部に配置された半導体基板であって、隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域の対は、基板内に活性領域を定める、半導体基板と、
基板の活性領域内の埋込み領域に配置されたコレクタであって、埋込み領域は傾斜したドーパント・プロファイルを有する、コレクタと、
活性領域内の半導体基板の表面の上に配置されたベース層と、
ベース層上に配置され、ベース層の部分への開口部を有する隆起型外因性ベースと、
開口部内に配置され、隆起型外因性ベースの部分の上に延びるエミッタであって、隆起型外因性ベースから離間配置され、これから分離される、エミッタと、
第１のシャロー・トレンチ分離領域の各対からコレクタに向けて内方に延びる、半導体基板内の第２のシャロー・トレンチ分離（ＳＴＩ）領域であって、第２のＳＴＩ領域は傾斜したコレクタに近接して内部側壁面を有し、半導体基板の上部はベース層の下に残る、第２のシャロー・トレンチ分離（ＳＴＩ）領域と
を含む半導体構造体を提供する。
本発明によると、隆起型外因性ベースは、多結晶半導体材料又は単結晶（又は、結晶）半導体材料からなることができる。隆起型外因性ベースが結晶半導体材料からなる実施形態においては、バイポーラ・トランジスタの上に応力ライナ（圧縮又は引張）を形成して、隆起型外因性ベースを歪ませ、かつ、隆起型外因性ベース層内のキャリア移動度を改善することができる。
デュアル・シャロー・トレンチ分離スキームを有するバイポーラ・トランジスタを含む半導体構造体を提供することに加えて、本発明はまた、こうした半導体構造体を製造する方法も提供する。大まかに言えば、本出願の方法は、
少なくとも１対の隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域が内部に配置された半導体基板を準備するステップであって、隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域の対は、基板内に活性領域を定める、ステップと、
半導体基板の活性領域内に傾斜したドーパント・プロファイルを有する埋込み領域を形成するステップと、
埋込み領域を含む半導体基板の活性領域内にコレクタを形成するステップと、
活性領域内の半導体基板の表面の上にベース層を形成するステップと、
第１のシャロー・トレンチ分離領域の各対からコレクタに向けて内方に延びる、半導体基板内にアンダーカットを形成するステップであって、アンダーカットは、傾斜したコレクタに近接して内部側壁面を有する、ステップと、
アンダーカット内に少なくとも部分的に酸化物を形成するステップと、
ベース層上に隆起型外因性ベースを形成するステップであって、隆起型外因性ベースは、ベース層の部分への開口部を有する、ステップと、
開口部内にあり、隆起型外因性ベースの部分の上に延びるエミッタを形成するステップであって、該エミッタは、隆起型外因性ベースから離間配置され、これから分離される、ステップと、
アンダーカット内に少なくとも部分的に酸化物を残しながら、半導体基板の上に延びる酸化物を剥離し、第１のＳＴＩ領域の各対からコレクタに向けて内方に延びる第２のシャロー・トレンチ分離が形成されるステップと
を含む。
少なくとも１対の隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域が内部に配置された半導体基板を準備するステップであって、隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域の対は、基板内に活性領域を定める、ステップと、
半導体基板の活性領域内に傾斜したドーパント・プロファイルを有する埋込み領域を形成するステップと、
埋込み領域を含む半導体基板の活性領域内にコレクタを形成するステップと、
活性領域内の半導体基板の表面の上にベース層を形成するステップと、
第１のシャロー・トレンチ分離領域の各対からコレクタに向けて内方に延びる、半導体基板内にアンダーカットを形成するステップであって、アンダーカットは、傾斜したコレクタに近接して内部側壁面を有する、ステップと、
アンダーカット内に少なくとも部分的に酸化物を形成するステップと、
ベース層上に隆起型外因性ベースを形成するステップであって、隆起型外因性ベースは、ベース層の部分への開口部を有する、ステップと、
開口部内にあり、隆起型外因性ベースの部分の上に延びるエミッタを形成するステップであって、該エミッタは、隆起型外因性ベースから離間配置され、これから分離される、ステップと、
アンダーカット内に少なくとも部分的に酸化物を残しながら、半導体基板の上に延びる酸化物を剥離し、第１のＳＴＩ領域の各対からコレクタに向けて内方に延びる第２のシャロー・トレンチ分離が形成されるステップと
を含む。
本発明は、デュアル・シャロー・トレンチ分離を有するバイポーラ・トランジスタ、及びその製造方法を提供し、ここで、以下の説明及び本出願に添付する図面を参照することによってより詳細に説明される。図面は、例示を目的として与えられるものであり、よって、図面は縮尺通りに描かれていないことが留意される。
以下の説明においては、本発明の完全な理解を提供するために、特定の構造体、部品、材料、寸法、処理ステップ及び技術といった多数の特定の詳細が述べられる。しかしながら、当業者であれば、これらの特定の詳細なしで本発明を実施できることを理解するであろう。他の例では、本発明を不明瞭にするのを避けるために、周知の構造体又は処理ステップは詳細に説明しなかった。
層、領域、又は基板のような要素が、別の要素「上に（on）」又は別の要素「の上に（over）」にあるものとして言及されるとき、該要素が他の要素の真上にあってもよく、或いは介在する要素が存在してもよいことが理解されるであろう。対照的に、要素が別の要素の「真上に（directly on）」又は別の要素の「すぐ上に（directly over）」あるものとして言及されるとき、介在する要素は存在しない。要素が、別の要素の「下に（beneath）」又は「下方に（under）」にあるものとして言及されるとき、該要素が他の要素の真下又は下方にあってもよく、或いは介在する要素が存在してもよいことも理解されるであろう。対照的に、要素が別の要素の「真下に（directly beneath）」又は「すぐ下方に（directly under）」にあるものとして言及されるとき、介在する要素は存在しない。
本発明は、ベース・コレクタ容量Ｃｃｂの寄生成分を低減させるための、デュアル・シャロー・トレンチ分離を有する改善されたバイポーラ・トランジスタを提供する。こうしたデュアル・シャロー・トレンチ分離スキームの使用は、他のバイポーラ・トランジスタのパラメータへの影響を最小限に抑えた状態で、ｆＴ及びｆｍａｘを改善する。つまり、デュアル・シャロー・トレンチ分離構成を用いることにより、デバイスの動作速度が改善される。
図１は、本出願の半導体構造体を示す図形的表示（断面図による）である。
図１に示される構造体は、少なくとも１対の隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域１４が内部に配置された半導体基板１２を含む。隣接する第１のＳＴＩ領域１４の対は、基板１２内に活性領域１６を定める。図１に示される構造体はまた、半導体基板１２の活性領域１６内に配置されたコレクタ２４と、活性領域１６における半導体基板１２の表面の上に配置されたベース層２６と、ベース層２６上に配置された隆起型外因性ベース４８とを含む。コレクタ２４は、傾斜したドーパント・プロファイルを有する埋込み領域１８内に配置されることが留意される。本発明によると、図１に示されるように、隆起型外因性ベース４８は、ベース層２６の部分への開口部を有する。隆起型外因性ベースは、多結晶半導体材料又は結晶半導体材料からなることができる。エミッタ５４が、開口部内に配置され、隆起型外因性ベース４８の部分の上に延びている。示されるように、エミッタ５４は、隆起型外因性ベース４８から離間配置され、これから分離される。
さらに、第１のＳＴＩ領域に加えて、第１のシャロー・トレンチ分離領域１４の各対からコレクタ２４に向けて内方に延びる第２のシャロー・トレンチ分離（ＳＴＩ）領域４２’が、半導体基板１２内に存在する。第２のＳＴＩ領域４２’は、傾斜した内部側壁面４５を有する。
本発明によると、図１に示されるように、第２のＳＴＩ領域４２’は、半導体層すなわち基板１２の上部がそれらの間に配置された状態で、ベース層２６の下に配置される。さらに、図１に示されるように、第２のＳＴＩ領域４２’は、隆起型外因性ベース４８の領域全体の下方に配置される。
図１にまだ表記されていない、上に具体的に述べられていないバイポーラ・トランジスタ構造体の他の要素は、本出願のプロセスの説明を参照して本明細書で以下に詳細に説明されるであろう。
ここで、図１に示される構造体を形成する際に用いられる本発明の基本的処理ステップを示す図形的表示（断面図による）である、図２−図２１を参照する。
図２は、第１のシャロー・トレンチ分離領域１４が内部に形成された半導体基板１２と、バイポーラ・トランジスタが形成されない基板１２の領域上に配置されたパターン形成されたハード・マスク１５とを含む、最初の構造体１０を示す。つまり、パターン形成されたハード・マスク１５は、基板１２の活性領域１６を露出したままにしながら、バイポーラ・トランジスタが形成されない基板１２の部分を保護する。活性領域１６は、バイポーラ・トランジスタが形成される、１対の隣接する第１のシャロー・トレンチ分離領域１４の間の基板１２の領域である。
最初の構造体１０の半導体基板１２は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅＣ、Ｇｅ、ＳｉＧｅ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ及び他のＩＩＩ／Ｖ族又はＩＩ／ＶＩ族化合物半導体を含む任意の半導体材料を含む。例えば、Ｓｉ／ＳｉＧｅ及び半導体オン・インシュレータ（ＳＯＩ）のような層状半導体もここで考慮される。典型的には、半導体基板１２は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、又はシリコン・オン・インシュレータのようなＳｉ含有半導体である。半導体基板１２は、歪ませなくても、歪ませてもよく、或いは、内部に歪み領域と非歪み領域とを含んでもよい。半導体基板１２は、真性であってもよく、例えば、これらに限られるものではないが、Ｂ、Ａｓ、又はＰでドープされてもよい。
第１のシャロー・トレンチ分離領域１４は、当業者には周知の技術を用いて基板１２内に形成される。例えば、第１のシャロー・トレンチ分離は、リソグラフィ、エッチング、随意的なトレンチ・ライナの形成、トレンチの充填及び平坦化によって形成することができる。トレンチの充填は、高濃度酸化物、又はテトラエチルオルソシリケート（ＴＥＯＳ）などの前駆体から得られる酸化物のような誘電体材料を含む。「シャロー（shallow）」という用語は、基板の上面から測定される、シャロー・トレンチ分離領域を形成するのに用いられるトレンチの深さが約０．３μｍ以下であり、約２５０ｎｍから３５０ｎｍ以下のトレンチ深さがより典型的であることを示すように、本発明の全体にわたって用いられる。
半導体基板１２を処理した後、従来の堆積プロセスを用いて、基板１２及び第１のシャロー・トレンチ分離領域１４の表面上に、酸化物、酸窒化物、窒化物、又はこれらの多層構造のようなハード・マスク材料のブランケット層が形成される。例証として、ハード・マスク材料のブランケット層は、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、蒸着、物理気相堆積（ＰＶＤ）及び他の同様の堆積プロセスによって形成することができる。典型的には、ハード・マスク材料は酸化物である。
基板１２及び第１のシャロー・トレンチ分離領域１４上にハード・マスク材料のブランケット層を堆積させた後、リソグラフィ及びエッチングによって、ハード・マスク材料をパターン形成し、後にバイポーラ・トランジスタが形成される基板１２の活性領域１６を開口する。本発明のこのステップにおいて、上述のパターン形成されたハード・マスク１５を形成する。リソグラフィ・ステップは、ハード・マスク材料の表面にフォトレジスト（図示せず）を適用し、フォトレジストを所望の放射パターンに露光させ、従来のレジスト現像液を用いて露光されたフォトレジストを現像することを含む。エッチング・ステップは、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、又はレーザー・アブレーションのような任意の乾式エッチング・プロセスを含む。典型的には乾式エッチング・プロセスが用いられるが、ハード・マスク材料をエッチングするために、化学湿式エッチング・プロセスも考慮される。エッチング後、フォトレジストを剥離し、図２に示される最初の構造体を提供する。
活性領域１６の寸法すなわち幅は、後に形成される最終的な外因性ベースのものと同じであることが留意される。典型的には、活性領域１６の幅は、約７５０ｎｍから約１５００ｎｍまでであり、１０００ｎｍの幅が、さらにより典型的である。図３は、埋込み領域１８が半導体基板１２の活性領域１６内に形成された後に形成される構造体である。埋込み領域１８は、コレクタが後に形成される半導体基板１２の活性領域１６内に形成される。本発明によると、埋込み領域１８は、傾斜したドーパント・プロファイルを有し、この傾斜したドーパント・プロファイルは、第２のシャロー・トレンチ分離の側壁の最終的傾斜を制御するために用いられる。特に、傾斜したプロファイルは、埋込み領域１８の上部のエッチング速度が、埋込み領域１８の下部におけるより速くなるようにされる。このことは、ドーパント濃度によって変わるエッチング速度を有する湿式エッチングによって達成され、かつ、基板１２の材料に対して非常に選択的である。埋込み領域１８は、Ｇｅ、Ｐ及びＡｓの１つを含み、これらのドーパントは、当業者には周知の範囲内で変わる濃度で埋込み領域１８内に存在する。
埋込み領域１８は、コレクタのエピタキシャル成長中、イオン注入又はインサイチュ（in-situ）ドーピングによって形成することができる。イオン注入及びインサイチュ・ドーピングの条件は、傾斜したドーピング・プロファイルを有する埋込み領域１８を形成するように選択される。
次に、上述のような従来のリソグラフィを用いて、図３に示される構造体上に、パターン形成されたフォトレジスト２０が形成される。図４に示されるように、パターン形成されたフォトレジスト２０は、開口部２２を有し、埋込み領域１８を含む基板１２の活性領域の部分を露出させる。次いで、パターン形成されたフォトレジストをイオン注入マスクとして用いる選択的イオン注入によって、半導体基板１２内にコレクタ選択的注入部（ＳＩＣ）２４を形成する。典型的には、コレクタはＰ又はＡｓを含み、Ｐ又はＡｓは、本発明のこのステップ中に半導体基板１２内に注入される。
コレクタ２４を形成した後、当業者には周知の従来のレジスト剥離プロセスを用いて、パターン形成されたフォトレジスト２０を剥離する。本発明のこの時点において、半導体基板１２の露出面上及び第１のシャロー・トレンチ分離領域１４の上にベース層２６を形成するために、低温（約４５０℃から約７００℃までのオーダー）のエピタキシャル成長プロセスが用いられる。ベース層２６の上に随意的なベース・キャップ２８を配置してもよい。ベース層２６及び随意的なベース・キャップ２８を含む、結果として得られる構造体が、例えば図５に示される。Ｓｉ、ＳｉＧｅ、又はＳｉとＳｉＧｅの組み合わせを含むことができるベース層２６は、半導体基板１２の露出面の上においては単結晶２６ａであり、第１のシャロー・トレンチ分離領域１４の上においては多結晶２６ｂである。必ずしも常にというわけではないが、ベース層２６はＳｉＧｅを含むことが好ましい。本発明のこのステップで形成されたベース層２６の厚さは、典型的には、エピタキシャル成長後、約４００Åから約６０００Åまでの厚さを有する。ベース層２６は、第１のシャロー・トレンチ分離領域１４の上よりも半導体基板１２の上の方が厚いことが留意される。
ベース層２６を形成した後、ベース層２６の単結晶領域２６ａの上に、Ｓｉ含有材料からなるベース・キャップ２８を随意的に形成することができる。ベース・キャップ２８は、典型的には、ベース層２６がＳｉＧｅを含むときに存在する。存在する場合、ベース・キャップ２８は、上述された低温エピタキシャル成長を用いて形成される。ベース・キャップ２８は、典型的には、約５ｎｍから約１５ｎｍまでの厚さを有する。
図５に示される構造体を形成した後、酸化物層３２及び窒化物層３４を含む誘電体スタック３０が、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、蒸着、化学溶液堆積及び他の同様の堆積プロセスを含む従来の堆積プロセスを用いて形成される。誘電体スタック３０を含む構造体が、例えば図６に示される。誘電体スタック３０の酸化物層３２の厚さは、一般に、上にある窒化物層３４の厚さより薄い。典型的には、酸化物層３２は、約１０ｎｍから約２０ｎｍまでの厚さを有し、窒化物層３４は、約１００ｎｍから約２００ｎｍまでの厚さを有する。
誘電体スタック３０を形成した後、窒化物層３４の表面の上に第２のパターン形成されたフォトレジスト３６を形成し、図７に示される構造体を提供する。示されるように、第２のパターン形成されたフォトレジスト３６は、誘電体スタック３０及び活性領域１６内の下にあるベース層２６の部分を保護するマスクとして働く。上述のようなリソグラフィを用いて、第２のパターン形成されたフォトレジスト３６が形成される。
次に、誘電体スタック３０の上のパターン形成されたフォトレジスト３６を用いて、反応性イオン・エッチングのような、酸化物と比べて窒化物を選択的に除去する乾式エッチング・プロセスを行い、パターン形成された窒化物層３４’を形成する。従来のレジスト剥離プロセスを用いるエッチング・プロセスの後に、第２のフォトレジスト３６を除去し、その後、酸化物を選択的に除去するエッチング・プロセスを用いて、パターン形成された窒化物層３４’によって保護されていない酸化物層３２の露出された部分を除去する。例えば、緩衝ＨＦエッチングを用いることができる。パターン形成された酸化物３２’が形成される。本発明のこれらのステップにより、図８に示される構造体が提供される。具体的には、これらのステップは、活性領域１６の上にパターン形成された誘電体スタック３０’を提供する。
次に、図８に示される構造体において、半導体材料を選択的に除去する反応性イオン・エッチング・プロセスが行われる。この反応性イオン・エッチング・ステップは、パターン形成された誘電体スタック３０’によって保護されていないベース層２６の露出された部分を除去する。このエッチング・ステップは、エッチング液流中のドーパントの存在を監視することによって、埋込み領域１８の表面の上で停止されることに留意されたい。この反応性イオン・エッチング・ステップが行われた後に形成される、結果として得られる構造体が、図９に示される。
次に、スペーサ３８が、パターン形成された誘電体スタック３０’の露出された側壁、ベース・キャップ２８のエッチングされた表面、単結晶層（ここでは以下、単結晶部分は単に２６と表記される）及び基板１２の上部上に形成される。スペーサ３８は、酸化物、窒化物、又はこれらの組み合わせ及び多層構造からなり、堆積及びエッチングによって形成される。本発明においては、後のアンダーカット・ステップ中にベース層２６を保護するために、スペーサ３８が用いられる。スペーサ３８を含む結果として得られる構造体が、図１０に示される。
図１１は、パターン形成された誘電体スタック３０’の下にある半導体基板１２の部分をアンダーカットした（下を切り取った）後に形成される構造体を示す。アンダーカットは、半導体基板１２内に既に形成された埋込み領域１８の部分を横方向に除去することによって行われる。アンダーカット領域を形成するのに、反応性イオン・エッチング及び湿式エッチングの任意の組み合わせを用いることができる。図１１に参照番号４０として表記されるアンダーカット領域は、第２のシャロー・トレンチ分離領域を形成するためのトレンチとして働く。第２のシャロー・トレンチ分離領域は、第１のシャロー・トレンチ分離領域１４と接触しているので、第１のシャロー・トレンチ分離領域１４の延長部と呼ぶことができる。
本出願によると、アンダーカット領域４０は、ベース層２６の単結晶部分の下に、傾斜した、すなわちテーパー状の内部側壁面４５を有する。傾斜した側壁は、埋込み領域１８内に存在する傾斜したドーパント・プロファイルの直接的結果である。傾斜した側壁は、アンダーカット領域の上面から、９０°より小さい、典型的には７０°より小さい傾斜した側壁まで測定された角度αを有する。
こうした傾斜した側壁を有するシャロー・トレンチ分離領域を有する利点は、この幾何学的形状が、コレクタ・ベース接合部の近くに最大のＣｃｂをもたらし、さらにコレクタ領域を広く保持することである。幅広のコレクタは、コレクタ抵抗を低く保持するのに役立つ。
本発明においては、半導体基板の層が、ベース領域の下に保持されることがさらに留意される。半導体基板の保持された層は、隆起型外因性ベースのための拡散領域として働き、ベースと外因性ベースを互いに結合さするのに役立つ。
図１２は本発明の一実施形態を示し、図１３は本発明の別の実施形態を示す。図１２に示される実施形態において、共形の（conformal）酸化物堆積プロセスを行い、アンダーカット領域４０を酸化物４２で完全に充填する。示されるように、酸化物４２は、半導体基板１２の表面及びパターン形成された誘電体スタック３０’の上に延びる。本出願に用いられる酸化物４２は、低い誘電率を有する。一実施形態において、酸化物は、酸化シリコンであり、これは、シリコンの３３％の誘電率しか有さない。本発明の更に別の処理ステップの後に残るアンダーカット領域４０内の酸化物４２は、第２のシャロー・トレンチ分離領域として働く。
図１３に示される実施形態において、アンダーカット領域４０を酸化物４２で部分的にのみ充填する非共形の（non-conformal）酸化物堆積プロセスを行なう。アンダーカット領域の充填されていない部分は、ボイド（又は、真空）４４である。ボイド４４は、酸化物４２より低い誘電率を有する。本発明のこの特定の実施形態において、ボイド４４は、本出願の後の処理ステップ中に除去されない残りの酸化物４２と協働して、第２のシャロー・トレンチ分離領域として働く。
次に、図１２及び１３に示される構造体において、化学機械研磨のような平坦化プロセス及び反応性イオン・エッチングのようなリセス（recess）・エッチング・プロセスが行われる。
図１４は、平坦化ステップ及びリセス・エッチング・ステップを図１２に示される構造体に行った後に形成される構造体を示す。アンダーカット領域４０は、酸化物で完全に充填されたものとして示されるが、アンダーカット領域がボイド４４及び酸化物４２を含む、図１３に示される構造体と類似した構造体を有することも可能である。
図１５は、図１４に示される構造体からパターン形成された窒化物層３４’を除去した後に形成される構造体を示す。パターン形成された窒化物層３４’の除去は、窒化物を選択的に除去する剥離プロセスを用いて行なわれる。例えば、高温リン酸エッチング・プロセスを用いて、構造体からパターン形成された窒化物層３４’を除去することができる。
次に、図１５に示される構造体上に、別のパターン形成された窒化物層４６を形成し、図１６に示される構造体を提供する。示されるように、例えば、隆起型外因性ベース領域を定めるために、エミッタ・マンドレル４６ａなどのパターン形成された窒化物層４６の部分が用いられ、残りのパターン形成された窒化物層４６は、フィールド窒化物と呼ばれる。次いで、酸化物の剥離を行い、エミッタ・マンドレル４６ａによって保護されていない露出されたパターン形成された酸化物層３２’を除去する。エミッタ・マンドレル４６ａは、堆積、リソグラフィ及びエッチングによって形成される。
ここで、図１６に示される構造体上に、隆起型外因性ベース４８が形成される。本発明の一実施形態において、隆起型外因性ベース４８は、堆積、平坦化及びリセスによって形成される多結晶半導体材料である。別の実施形態において、隆起型外因性ベース４８は、選択的エピタキシャル成長によって形成される結晶半導体材料である。隆起型外因性ベース４８は、例えば、ポリＳｉ、Ｓｉ、ＳｉＧｅ、又はこれらの多層構造を含むドープされた多結晶又は結晶半導体材料からなる。必ずしも常にというわけではないが、隆起型外因性ベース４８は、ドープされたポリＳｉからなることが好ましい。隆起型外因性ベース４８の堆積は、例えば、ＣＶＤ、ＰＥＣＶＤ、蒸着、又はＰＶＤのような従来の堆積プロセスを用いて行なうことができる。平坦化ステップは、化学機械研磨、研削、又はこれらの組み合わせを含み、エッチング・ステップは、典型的には、時限式反応性イオン・エッチング・プロセスを含む。選択的エピタキシは、当業者には周知のプロセスを用いて行なわれる。
次に、分離酸化物５０を堆積させ、平坦化し、リセスして、図１８に示される構造体を提供する。堆積、平坦化及びリセスは、隆起型外因性ベース４８を形成するために上述されたものと同じ基本的技術を含むことができる。
次に、反応性イオン・エッチング又は窒化物を選択的に除去する高温リン酸エッチングのようなエッチング・プロセスを用いて、構造体からエミッタ・マンドレル４６ａを含むパターン形成された窒化物４６を除去する。次いで、堆積及びエッチングによって窒化物スペーサ５２を形成し、図１９に示される構造体を提供する。示されるように、窒化物スペーサ５２は、分離酸化物５０の側壁及び隆起型外因性ベース４８上に形成される。
図２０は、酸化物剥離プロセスを行なった後、及び、窒化物スペーサ５２で保護されていない露出された酸化物を除去することによって達成されるエミッタ５４及びエミッタ・キャップ５６の形成、堆積、リソグラフィ及びエッチングの後に形成される構造体を示す。隆起型外因性ベースの部分間の酸化物を除去することにより、ベース層への開口部が形成される。開口部内及び隆起型外因性ベースの上に形成されるエミッタ５４は、ポリＳｉ、ポリＳｉＧｅ、又はこれらの多層構造からなる。典型的には、エミッタ５４は、ポリＳｉからなる。エミッタ・キャップ５６は、窒化物からなる。
次に、酸化物剥離プロセスを行い、構造体から過剰な酸化物４２及びパターン形成されたハード・マスク１５を除去する。次いで、エミッタ領域の周りに窒化物スペーサ５８を形成し、従来のシリサイド化プロセスを用いて、露出された半導体基板１２及び隆起型外因性ベース４８内にシリサイド領域６０を形成する。シリサイド化プロセスは、シリコンと反応することができる金属を堆積させてシリサイドを形成し、アニールし、あらゆる未反応の金属を除去し、随意的に第２のアニールを行うことを含む。シリサイドを形成するのに用いられる金属は、Ｔｉ、Ｃｏ及びＮｉの１つを含み、典型的には、Ｃｏが好ましい。本出願のこれらのステップは、図１に示される構造体を提供する。
酸化物を剥離する間、基板１２の表面の上に延びる酸化物４２を除去し、本発明の構造体の第２のシャロー・トレンチ分離領域４２’を定めることが留意される。第２のシャロー・トレンチ分離領域４２’は、酸化物で完全に充填してもよく、又は第２のシャロー・トレンチ分離領域４２’内にボイドが存在してもよい。第２のシャロー・トレンチ分離領域４２’は、第１のシャロー・トレンチ分離領域１４の１つの縁部と直接接触している。さらに、第２のシャロー・トレンチ分離領域４２’は、第１のシャロー・トレンチ分離領域からコレクタ２４に向けて内方に延びる。第２のシャロー・トレンチ分離領域４２’は、傾斜した内部側壁面４５を有する。
本発明においては、第２のシャロー・トレンチ分離が、コレクタ及びベースの成長後に形成されることがここで強調される。このプロセス・シーケンスは、上述された従来技術のプロセスの場合よりＣｃｂの低下が大きい構造体を提供する。さらに、このプロセス・シーケンスにより、内因性の接合容量及びコレクタ注入がもたらす容量が除去される。
図２１は、図１に示される構造体を提供し、隆起型外因性ベース４８が結晶半導体材料からなる、本発明の実施形態を示す。図１−図２０に関連して上述された基本的処理ステップを用いて図１に示される構造体を形成した後、図１に示される構造体の上に、圧縮又は引張応力材料７０及び層内誘電体７２が形成される。圧縮又は引張応力材料７０は、典型的には、窒化シリコンのような窒化物である。応力材料７０は、従来の堆積プロセスによって形成される。応力材料７０は、隆起型外因性ベース４８に歪みを導入し、歪まされた隆起型外因性ベース４８’をもたらす。歪まされた隆起型外因性ベース４８’は、歪まされていない隆起型外因性ベースより増大したキャリア移動度を有する。歪まされた結晶半導体の場合、移動度の増大が観察されるが、多結晶半導体材料の場合、移動度の増大はほとんど又は全く見られない。層内誘電体７２は、ＳｉＯ２、ケイ酸塩ガラス等といった通常の誘電体からなる。
本発明は、その好ましい実施形態に関して具体的に示され説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、形態及び細部における前述の及び他の変更をなし得ることが理解されるであろう。したがって、本発明は、説明され図示された正確な形態及び細部に限定されるのではなく、添付の特許請求の範囲に含まれることが意図されている。
１２：半導体基板
１４：第１のシャロー・トレンチ分離領域
１５：ハード・マスク
１６：活性領域
１８：埋込み領域
２０：パターン形成されたフォトレジスト
２４：コレクタ
２６：ベース層
２６ａ：単結晶領域
２６ｂ：多結晶領域
２８：ベース・キャップ
３０：誘電体スタック
３０’：パターン形成された誘電体スタック
３２：酸化物層
３２’：パターン形成された酸化物層
３４：窒化物層
３４’、４６：パターン形成された窒化物層
３６：第２のパターン形成されたフォトレジスト
３８：スペーサ
４０：アンダーカット領域
４２：酸化物
４２’：第２のシャロー・トレンチ分離領域
４４：ボイド
４５：内部側壁面
４６ａ：エミッタ・マンドレル
４８：隆起型外因性ベース
５０：分離酸化物
５２：窒化物スペーサ
５４：エミッタ
６０：シリサイド領域
７０：応力材料
７２：層内誘電体
１４：第１のシャロー・トレンチ分離領域
１５：ハード・マスク
１６：活性領域
１８：埋込み領域
２０：パターン形成されたフォトレジスト
２４：コレクタ
２６：ベース層
２６ａ：単結晶領域
２６ｂ：多結晶領域
２８：ベース・キャップ
３０：誘電体スタック
３０’：パターン形成された誘電体スタック
３２：酸化物層
３２’：パターン形成された酸化物層
３４：窒化物層
３４’、４６：パターン形成された窒化物層
３６：第２のパターン形成されたフォトレジスト
３８：スペーサ
４０：アンダーカット領域
４２：酸化物
４２’：第２のシャロー・トレンチ分離領域
４４：ボイド
４５：内部側壁面
４６ａ：エミッタ・マンドレル
４８：隆起型外因性ベース
５０：分離酸化物
５２：窒化物スペーサ
５４：エミッタ
６０：シリサイド領域
７０：応力材料
７２：層内誘電体
Claims (28)
- 少なくとも１対の隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域が内部に配置された半導体基板であって、前記隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域の対は前記基板内に活性領域を定める、半導体基板と、
前記基板の前記活性領域内の埋込み領域に配置されたコレクタであって、前記埋込み領域は傾斜したドーパント・プロファイルを有する、コレクタと、
前記活性領域内の前記半導体基板の表面の上に配置されたベース層と、
前記ベース層上に配置され、前記ベース層の部分への開口部を有する隆起型外因性ベースと、
前記開口部内に配置され、前記隆起型外因性ベースの部分の上に延びるエミッタであって、前記隆起型外因性ベースから離間配置され、これから分離される、エミッタと、
前記第１のシャロー・トレンチ分離領域の各対から前記コレクタに向けて内方に延びる、前記半導体基板内の第２のシャロー・トレンチ分離（ＳＴＩ）領域であって、前記第２のＳＴＩ領域は傾斜した前記コレクタに近接して内部側壁面を有し、前記半導体基板の上部は前記ベース層の下に残る、第２のシャロー・トレンチ分離（ＳＴＩ）領域と
を備える半導体構造体。 - 前記第２のＳＴＩ領域は、酸化物で完全に充填される、請求項１に記載の半導体構造体。
- 前記第２のＳＴＩ領域は、酸化物で部分的に充填され、かつ、ボイドを部分的に含み、前記ボイドは、テーパー状である前記内部側壁面に隣接して配置される、請求項１に記載の半導体構造体。
- 前記第２のＳＴＩ領域は、半導体層が間に配置された状態で前記ベース層の下に配置される、請求項１に記載の半導体構造体。
- 前記第２のＳＴＩ領域は、前記隆起型外因性ベースの領域全体の下方に配置される、請求項１に記載の半導体構造体。
- 前記ベース層は、Ｓｉ、ＳｉＧｅ及びこれらの組み合わせを含む、請求項１に記載の半導体構造体。
- 前記隆起型外因性ベースは多結晶半導体材料を含む、請求項１に記載の半導体構造体。
- 前記隆起型外因性ベースは結晶半導体材料を含む、請求項１に記載の半導体構造体。
- 前記結晶半導体材料内のキャリア移動度を高めるために、前記半導体構造体上に圧縮又は引張応力材料をさらに含む、請求項８に記載の半導体構造体。
- 前記隆起型外因性ベース及び前記半導体基板の表面部分内に配置されたシリサイド領域をさらに備える、請求項１に記載の半導体構造体。
- 前記活性領域内の前記ベース層は完全に単結晶である、請求項１に記載の半導体構造体。
- 少なくとも１対の隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域が内部に配置された半導体基板であって、前記隣接する第１のＳＴＩ領域の対は、前記基板内に活性領域を定める、半導体基板と、
前記基板の前記活性領域内の埋込み領域に配置されたコレクタであって、前記埋込み領域は傾斜したドーパント・プロファイルを有する、コレクタと、
前記活性領域内の前記半導体基板の表面の上に配置された完全に単結晶のベース層と、
前記ベース層上に配置された、前記ベース層の部分への開口部を有する隆起型外因性ベースと、
前記開口部内に配置され、前記隆起型外因性ベースの部分の上に延びるエミッタであって、前記隆起型外因性ベースから離間配置され、これから分離される、エミッタと、
前記第１のシャロー・トレンチ分離領域の各対から前記コレクタに向けて内方に延びる、前記半導体基板内の第２のシャロー・トレンチ分離（ＳＴＩ）領域であって、前記第２のＳＴＩ領域は傾斜した前記コレクタに近接して内部側壁面を有し、前記半導体基板の上部は前記ベース層の下に残る、第２のシャロー・トレンチ分離（ＳＴＩ）領域と
を備える半導体構造体。 - 前記第２のＳＴＩ領域は酸化物で完全に充填される、請求項１２に記載の半導体構造体。
- 前記第２のＳＴＩ領域は、酸化物で部分的に充填され、かつ、ボイドを部分的に含み、前記ボイドは、テーパー状である前記内部側壁面に隣接して配置される、請求項１２に記載の半導体構造体。
- 前記第２のＳＴＩ領域は、半導体層が間に配置された状態で前記ベース層の下に配置される、請求項１２に記載の半導体構造体。
- 前記第２のＳＴＩ領域は、前記隆起型外因性ベースの領域全体の下方に配置される、請求項１２に記載の半導体構造体。
- 前記ベース層は、Ｓｉ、ＳｉＧｅ及びこれらの組み合わせを含む、請求項１２に記載の半導体構造体。
- 前記隆起型外因性ベースは結晶半導体材料を含む、請求項１２に記載の半導体構造体。
- 前記結晶半導体材料内のキャリア移動度を高めるために、前記半導体構造体上に圧縮又は引張応力材料をさらに含む、請求項１８に記載の半導体構造体。
- 前記隆起型外因性ベース及び前記半導体基板の表面部分内に配置されたシリサイド領域をさらに備える、請求項１２に記載の半導体構造体。
- 半導体構造体を製造する方法であって、
少なくとも１対の隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域が内部に配置された半導体基板を準備するステップであって、前記隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域の対は、前記基板内に活性領域を定める、ステップと、
前記半導体基板の前記活性領域内に傾斜したドーパント・プロファイルを有する埋込み領域を形成するステップと、
前記埋込み領域を含む前記半導体基板の前記活性領域内にコレクタを形成するステップと、
前記活性領域内の前記半導体基板の表面の上にベース層を形成するステップと、
前記第１のシャロー・トレンチ分離領域の各対から前記コレクタに向けて内方に延びる、前記半導体基板内にアンダーカットを形成するステップであって、前記アンダーカットは、傾斜した前記コレクタに近接して内部側壁面を有する、ステップと、
前記アンダーカット内に少なくとも部分的に酸化物を形成するステップと、
前記ベース層上に隆起型外因性ベースを形成するステップであって、前記隆起型外因性ベースは、前記ベース層の部分への開口部を有する、ステップと、
前記開口部内にあり、前記隆起型外因性ベースの部分の上に延びるエミッタを形成するステップであって、前記エミッタは、前記隆起型外因性ベースから離間配置され、これから分離される、ステップと、
前記アンダーカット内に少なくとも部分的に前記酸化物を残しながら、前記半導体基板の上に延びる前記酸化物を剥離し、前記第１のＳＴＩ領域の各対から前記コレクタに向けて内方に延びる第２のシャロー・トレンチ分離が形成されるステップと
を含む方法。 - 前記酸化物を形成するステップは、前記アンダーカットを前記酸化物で完全に充填するステップを含む、請求項２１に記載の方法
- 前記酸化物を形成するステップは、前記アンダーカットを酸化物で部分的に充填し、ボイドを内部に残すステップを含み、前記ボイドは、傾斜した前記内部側壁面に隣接して配置される、請求項２１に記載の方法。
- 前記アンダーカットを形成するステップは、前記埋込み領域の下部より速い速度で前記埋込み領域の上部をエッチングするエッチング・プロセスを含む、請求項２１に記載の方法。
- 前記酸化物を剥離した後、自己整合されたシリサイド化を行なうステップをさらに含む、請求項２１に記載の方法。
- 前記隆起型外因性ベースを形成するステップは、多結晶半導体材料を堆積させるステップを含む、請求項２１に記載の方法。
- 前記隆起型外因性ベースを形成するステップは、結晶半導体材料の選択的エピタキシャル成長を含む、請求項２１に記載の方法。
- 前記構造体の上に応力がかけられた材料を形成するステップをさらに含む、請求項２７に記載の方法。
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Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070023864A1 (en) * | 2005-07-28 | 2007-02-01 | International Business Machines Corporation | Methods of fabricating bipolar transistor for improved isolation, passivation and critical dimension control |
| US7521772B2 (en) * | 2006-11-08 | 2009-04-21 | International Business Machines Corporation | Monocrystalline extrinsic base and emitter heterojunction bipolar transistor and related methods |
| US7892910B2 (en) * | 2007-02-28 | 2011-02-22 | International Business Machines Corporation | Bipolar transistor with raised extrinsic self-aligned base using selective epitaxial growth for BiCMOS integration |
| WO2010007559A1 (en) | 2008-07-14 | 2010-01-21 | Nxp B.V. | A transistor device and a method of manufacturing the same |
| US8020128B2 (en) * | 2009-06-29 | 2011-09-13 | International Business Machines Corporation | Scaling of bipolar transistors |
| US20110248341A1 (en) * | 2010-04-12 | 2011-10-13 | Matthew Alan Ring | Continuous asymmetrically sloped shallow trench isolation region |
| US8786024B2 (en) * | 2010-04-15 | 2014-07-22 | Yoshitaka Sugawara | Semiconductor device comprising bipolar and unipolar transistors including a concave and convex portion |
| US8633522B2 (en) | 2010-08-31 | 2014-01-21 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor structure and method for fabricating the same |
| CN102386226B (zh) * | 2010-08-31 | 2013-08-28 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
| US8441084B2 (en) * | 2011-03-15 | 2013-05-14 | International Business Machines Corporation | Horizontal polysilicon-germanium heterojunction bipolar transistor |
| US8492794B2 (en) | 2011-03-15 | 2013-07-23 | International Business Machines Corporation | Vertical polysilicon-germanium heterojunction bipolar transistor |
| US20120313146A1 (en) * | 2011-06-08 | 2012-12-13 | International Business Machines Corporation | Transistor and method of forming the transistor so as to have reduced base resistance |
| US8536012B2 (en) | 2011-07-06 | 2013-09-17 | International Business Machines Corporation | Bipolar junction transistors with a link region connecting the intrinsic and extrinsic bases |
| US9093491B2 (en) | 2012-12-05 | 2015-07-28 | International Business Machines Corporation | Bipolar junction transistors with reduced base-collector junction capacitance |
| US8956945B2 (en) | 2013-02-04 | 2015-02-17 | International Business Machines Corporation | Trench isolation for bipolar junction transistors in BiCMOS technology |
| US8796149B1 (en) | 2013-02-18 | 2014-08-05 | International Business Machines Corporation | Collector-up bipolar junction transistors in BiCMOS technology |
| US8975146B2 (en) | 2013-05-01 | 2015-03-10 | International Business Machines Corporation | Trench isolation structures and methods for bipolar junction transistors |
| US9202869B2 (en) | 2013-05-09 | 2015-12-01 | Globalfoundries Inc. | Self-aligned bipolar junction transistor having self-planarizing isolation raised base structures |
| US9029229B2 (en) * | 2013-05-29 | 2015-05-12 | International Business Machines Corporation | Semiconductor device and method of forming the device by forming monocrystalline semiconductor layers on a dielectric layer over isolation regions |
| US9059196B2 (en) | 2013-11-04 | 2015-06-16 | International Business Machines Corporation | Bipolar junction transistors with self-aligned terminals |
| US9059233B2 (en) * | 2013-11-19 | 2015-06-16 | International Business Machines Corporation | Formation of an asymmetric trench in a semiconductor substrate and a bipolar semiconductor device having an asymmetric trench isolation region |
| US9425260B2 (en) | 2014-03-13 | 2016-08-23 | International Business Machines Corporation | Application of super lattice films on insulator to lateral bipolar transistors |
| US9722057B2 (en) * | 2015-06-23 | 2017-08-01 | Global Foundries Inc. | Bipolar junction transistors with a buried dielectric region in the active device region |
| US20160380067A1 (en) * | 2015-06-23 | 2016-12-29 | Globalfoundries Inc. | Shaped terminals for a bipolar junction transistor |
| CN106531681B (zh) * | 2015-09-11 | 2019-04-02 | 北京大学 | 一种实现半导体器件隔离的方法 |
| US9608096B1 (en) | 2015-10-02 | 2017-03-28 | Globalfoundries Inc. | Implementing stress in a bipolar junction transistor |
| US10367083B2 (en) * | 2016-03-25 | 2019-07-30 | Globalfoundries Inc. | Compact device structures for a bipolar junction transistor |
| FR3060200B1 (fr) | 2016-12-12 | 2018-12-14 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Reduction de capacites parasites dans un dispositif microelectronique |
| US11437522B2 (en) * | 2020-06-02 | 2022-09-06 | Globalfoundries U.S. Inc. | Field-effect transistors with a polycrystalline body in a shallow trench isolation region |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58131747A (ja) * | 1982-01-29 | 1983-08-05 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62128180A (ja) * | 1985-11-29 | 1987-06-10 | Toshiba Corp | メサ型半導体装置の製造方法 |
| JPH0389524A (ja) * | 1989-08-31 | 1991-04-15 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH03108339A (ja) * | 1989-09-22 | 1991-05-08 | Hitachi Ltd | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| JPH0864615A (ja) * | 1994-05-24 | 1996-03-08 | Daimler Benz Ag | バイポーラトランジスタの製造方法 |
| JP2000156382A (ja) * | 1998-11-19 | 2000-06-06 | Nec Corp | 半導体装置及びその製造方法 |
| JP2001035858A (ja) * | 1999-07-21 | 2001-02-09 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2002026027A (ja) * | 2000-06-30 | 2002-01-25 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2003023013A (ja) * | 2001-07-09 | 2003-01-24 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2003209116A (ja) * | 2002-01-11 | 2003-07-25 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2004260151A (ja) * | 2003-02-07 | 2004-09-16 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| WO2005114738A1 (en) * | 2004-04-22 | 2005-12-01 | International Business Machines Corporation | Tuneable semiconductor device |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5128271A (en) | 1989-01-18 | 1992-07-07 | International Business Machines Corporation | High performance vertical bipolar transistor structure via self-aligning processing techniques |
| US5024957A (en) * | 1989-02-13 | 1991-06-18 | International Business Machines Corporation | Method of fabricating a bipolar transistor with ultra-thin epitaxial base |
| JP2630237B2 (ja) | 1993-12-22 | 1997-07-16 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| KR100215841B1 (ko) * | 1997-04-10 | 1999-08-16 | 구본준 | 바이폴라소자 제조방법 |
| WO2001004960A1 (fr) * | 1999-07-07 | 2001-01-18 | Matsushita Electric Industrial Co., Ltd. | Dispositif semi-conducteur et procede de fabrication correspondant |
| US6228733B1 (en) * | 1999-09-23 | 2001-05-08 | Industrial Technology Research Institute | Non-selective epitaxial depostion technology |
| JP3528756B2 (ja) * | 2000-05-12 | 2004-05-24 | 松下電器産業株式会社 | 半導体装置 |
| US6830977B1 (en) * | 2000-08-31 | 2004-12-14 | Micron Technology, Inc. | Methods of forming an isolation trench in a semiconductor, methods of forming an isolation trench in a surface of a silicon wafer, methods of forming an isolation trench-isolated transistor, trench-isolated transistor, trench isolation structures formed in a semiconductor, memory cells and drams |
| US6406975B1 (en) * | 2000-11-27 | 2002-06-18 | Chartered Semiconductor Manufacturing Inc. | Method for fabricating an air gap shallow trench isolation (STI) structure |
| US6861324B2 (en) * | 2001-06-15 | 2005-03-01 | Maxim Integrated Products, Inc. | Method of forming a super self-aligned hetero-junction bipolar transistor |
| US6656811B2 (en) * | 2001-12-21 | 2003-12-02 | Texas Instruments Incorporated | Carbide emitter mask etch stop |
| US6936519B2 (en) * | 2002-08-19 | 2005-08-30 | Chartered Semiconductor Manufacturing, Ltd. | Double polysilicon bipolar transistor and method of manufacture therefor |
| US6858532B2 (en) * | 2002-12-10 | 2005-02-22 | International Business Machines Corporation | Low defect pre-emitter and pre-base oxide etch for bipolar transistors and related tooling |
| US6864560B2 (en) | 2003-03-28 | 2005-03-08 | International Business Machines Corporation | Bipolar transistor structure with a shallow isolation extension region providing reduced parasitic capacitance |
| US6960820B2 (en) * | 2003-07-01 | 2005-11-01 | International Business Machines Corporation | Bipolar transistor self-alignment with raised extrinsic base extension and methods of forming same |
| US7022578B2 (en) * | 2003-10-09 | 2006-04-04 | Chartered Semiconductor Manufacturing Ltd. | Heterojunction bipolar transistor using reverse emitter window |
| US6982442B2 (en) * | 2004-01-06 | 2006-01-03 | International Business Machines Corporation | Structure and method for making heterojunction bipolar transistor having self-aligned silicon-germanium raised extrinsic base |
| US6940149B1 (en) * | 2004-03-11 | 2005-09-06 | International Business Machines Corporation | Structure and method of forming a bipolar transistor having a void between emitter and extrinsic base |
| US6888221B1 (en) | 2004-04-14 | 2005-05-03 | International Business Machines Corporation | BICMOS technology on SIMOX wafers |
| US6972443B2 (en) * | 2004-04-22 | 2005-12-06 | International Business Machines Corporation | Structure and method of forming a bipolar transistor having a self-aligned raised extrinsic base using link-up region formed from an opening therein |
| TW200620478A (en) * | 2004-08-20 | 2006-06-16 | Koninkl Philips Electronics Nv | Self-aligned epitaxially grown bipolar transistor |
| US7102205B2 (en) * | 2004-09-01 | 2006-09-05 | International Business Machines Corporation | Bipolar transistor with extrinsic stress layer |
| JP2006128628A (ja) * | 2004-09-29 | 2006-05-18 | Sanyo Electric Co Ltd | 半導体装置 |
| DE102004061327A1 (de) * | 2004-12-11 | 2006-06-14 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Vertikaler Bipolartransistor |
| US20070023864A1 (en) * | 2005-07-28 | 2007-02-01 | International Business Machines Corporation | Methods of fabricating bipolar transistor for improved isolation, passivation and critical dimension control |
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Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58131747A (ja) * | 1982-01-29 | 1983-08-05 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62128180A (ja) * | 1985-11-29 | 1987-06-10 | Toshiba Corp | メサ型半導体装置の製造方法 |
| JPH0389524A (ja) * | 1989-08-31 | 1991-04-15 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH03108339A (ja) * | 1989-09-22 | 1991-05-08 | Hitachi Ltd | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| JPH0864615A (ja) * | 1994-05-24 | 1996-03-08 | Daimler Benz Ag | バイポーラトランジスタの製造方法 |
| JP2000156382A (ja) * | 1998-11-19 | 2000-06-06 | Nec Corp | 半導体装置及びその製造方法 |
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