CN101410959A - 具有双浅沟槽隔离和低基极电阻的双极晶体管 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 75
- 230000009977 dual effect Effects 0.000 title description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 110
- 239000000758 substrate Substances 0.000 claims abstract description 80
- 238000000034 method Methods 0.000 claims description 44
- 239000000463 material Substances 0.000 claims description 38
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 15
- 239000002019 doping agent Substances 0.000 claims description 14
- 239000013078 crystal Substances 0.000 claims description 13
- 238000009826 distribution Methods 0.000 claims description 6
- 230000006835 compression Effects 0.000 claims description 5
- 238000007906 compression Methods 0.000 claims description 5
- 238000011049 filling Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 239000002800 charge carrier Substances 0.000 claims description 4
- 230000000717 retained effect Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 52
- 239000000203 mixture Substances 0.000 description 29
- 150000004767 nitrides Chemical class 0.000 description 22
- 230000003071 parasitic effect Effects 0.000 description 21
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 238000005137 deposition process Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 239000011248 coating agent Substances 0.000 description 7
- 238000000576 coating method Methods 0.000 description 7
- 238000001259 photo etching Methods 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 238000001704 evaporation Methods 0.000 description 3
- 230000008020 evaporation Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 238000005457 optimization Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910003811 SiGeC Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 101100373011 Drosophila melanogaster wapl gene Proteins 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 210000004483 pasc Anatomy 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
一种双极晶体管结构包括具有在其中设置的至少一对相邻的第一浅沟槽隔离(STI)区域(14)的半导体衬底(12)。所述相邻的第一STI区域对在所述衬底中限定有源区域(16)。所述结构还包括在所述衬底的所述有源区域中设置的集电极(24)、在所述有源区域中的所述半导体衬底的表面的顶上设置的基极层(26)、以及在所述基极层上设置的突出的外部基极(48)。根据本发明，所述突出的外部基极具有到所述基极层的一部分的开口。发射极(54)位于所述开口中并在所述构图的突出的外部基极的一部分上延伸；所述发射极与所述突出的外部基极分开并与其隔离。此外，除了所述第一STI区域之外，在所述半导体衬底中还存在第二浅沟槽隔离(STI)区域(42’)，其从每对所述第一浅沟槽隔离区域向内朝向所述集电极延伸。所述第二STI区域具有倾斜的内部侧壁表面。
Description
技术领域
本发明涉及半导体器件结构，更具体而言，涉及这样的双极晶体管，在其中显著降低了基极到集电极电容(Ccb)的寄生成分和基极电阻(Rb)以提高晶体管性能。根据本发明，使用双沟槽隔离方案来降低Ccb的寄生成分和Rb。在本发明的一些实施例中，双沟槽隔离方案还允许突出的外部基极完全为单晶的。
背景技术
双极晶体管是具有两个彼此紧邻的p-n结的器件。典型的双极晶体管具有三个器件区域：发射极、集电极、和置于发射极与集电极之间的基极。理想状况下，两个p-n结，即，发射极-基极结和集电极-基极结，在单层半导体材料中并相隔一定的距离。通过改变邻近结的偏置来调节一个p-n结中的电流流动称之为“双极晶体管作用”。
如果发射极和集电极是n型掺杂的而基极是p型掺杂的，器件为“npn”晶体管。或者，如果使用相反的掺杂配置，那么器件就是“pnp”晶体管。因为npn晶体管的基极区域中的少数载流子即电子的迁移率高于pnp晶体管的基极中的空穴的迁移率，因此使用npn晶体管器件可以获得更高频率的操作和更高速度的性能。因此，npn晶体管构成了用于构建集成电路的大多数的双极晶体管。
随着双极晶体管的垂直尺寸的缩放程度越来越大，遭遇到了严重的器件操作限制。用以解决这些限制的一个被积极研究的方法是使用这样的发射极材料构建晶体管，该发射极材料的带隙大于在基极中所使用的材料的带隙。此类结构称之为异质结晶体管。
包括异质结的异质结构可同时用于多数载流子器件和少数载流子器件。在多数载流子器件中，最近开发出了其中由硅(Si)形成发射极而由锗硅(SiGe)合金形成基极的异质结双极晶体管(HBT)。SiGe合金(通常表示为硅锗)的带隙小于硅。
截止频率(fT)和最大振荡频率(fmax)是用于高速晶体管的操作速度的最具代表性的量度。由此，针对高速晶体管的设计和优化的努力直接指向最优化这两个参数。影响fT和fmax的器件参数之一是基极到集电极的电容(Ccb)。如本领域内的技术人员所公知的，Ccb以与发射极和集电极的电阻和跨导相关的RC延迟的形式对fT做出了贡献。基极到集电极电容对fmax的贡献远远超过任何其它参数，这是由于它对fmax具有双重影响：一是直接影响fmax，而另一个则是直接来自fT的影响。另一影响fmax的器件参数是基极电阻Rb。现在的双极晶体管中的突出的外部基极区域主要由多晶硅构成，而多晶硅的迁移率比晶体硅小。对于这样的器件结构，Rb受到多晶硅中的较低的电荷载流子迁移率的限制。
总Ccb的超过三分之二来自外部部分，或寄生电容。该寄生电容是由在有源晶体管区域之外并被浅沟槽隔离(STI)所包围的集电极与基极(内部或外部)之间的交迭所导致的。由于覆盖和对准容差的限制，不能通过光刻来最小化这些区域之间的交迭。此外，从基极区域到集电极区域的掺杂剂的输送加强的扩散会进一步增加电容。因此，减小寄生成分的器件的结构优化是用于改善fT和fmax(即，器件的操作速度)的关键因素。另外，Rb受外部基极电阻的限制，而外部基极电阻主要由多晶硅构成。多晶硅的主要电荷载流子迁移率远低于晶体硅。
Sato的题目为“Method for Manufacturing Bipolar Transistor HavingReduced Base-Collector Parasitic Capacitance”的美国专利No.5,599,723公开了使用SiGe形成基极，而且减小了在集电极外延层与基极电极单晶硅膜之间形成的寄生电容，因为将其之间的距离设置为约
为了通过现有技术降低寄生电容，必须增加内部基极的厚度，由此截止频率fT会更小。将通过选择性的外延生长形成的单晶形式的硅用于基极电极，尤其是通过形成SiGe的基极，会降低基极与集电极之间的寄生电容。在硅半导体衬底的表面上形成包括集电极区域的整个器件。降低寄生电容的该方法使用选择性外延来生长内部基极。
Bronner等人的题目为“High Performance Vertical Bipolar TransistorStructure via Self-aligning Processing Techniques”的美国专利No.5,128,271公开了自对准、垂直双极晶体管结构和制造这样的结构的方法，通过提供正确的对准来获得“减小的寄生基极集电极电容”。在解决寄生基极集电极电容问题方面，Bronner等人的方法与本方法类似。然而，本发明的方法具有在Bronner等人的专利中未描述的显著的特征。例如，本发明分离了主浅沟槽隔离形成与次浅隔离形成以降低寄生效应。该主要的差异允许稳定的(robust)制造方法和灵活的器件性能。
Khater等人的题目为“Bipolar Transistor Structure With a ShallowIsolation Extension Region Providing Reduced Parasitic Capacitance”的美国专利No.6,864,560公开了对双极晶体管进行结构修改以减小Ccb寄生成分。更具体而言，Khater等人公开了：部分地去除集电极与基极之间的过度的交迭区域，并在形成外部基极区域之前使用介质填充该区域。介质将集电极与外部基极分离，并且作为掺杂剂扩散的阻挡层以减小Ccb的寄生成分。虽然Khater等人公开了使用双浅沟槽隔离方案，但是本发明通过提供具有邻近集电极区域的倾斜的侧壁的第二浅沟槽隔离改善了以前的技术。本发明的第二沟槽隔离区域的倾斜的侧壁给出了邻近结的最大Ccb，但却保持集电极区域足够宽由此保持低的集电极电阻。
此外，本发明提供了与整个突出的外部基极区域交迭的延伸的第二浅沟槽隔离，在本发明的一些实施例中，这允许突出的外部基极区域完全由单晶硅构成。在该情况下，Rb会因为晶体的突出的外部基极的较高的迁移率而降低。而且，可以通过应力层进一步改善基极的迁移率。
鉴于上述内容，需要提供一种双极晶体管，其中引入了这样的结构修改，其能够降低Ccb的寄生成分和Rb而对其它参数具有最小的不利影响。典型的基于硅的双极晶体管的Ccb的寄生成分是存在在器件的外部部分形成的基极-集电极p-n结的耗尽区域的结果。根据本发明，因为硅具有高介电常数，因此可以通过在耗尽区域中采用具有降低的介电常数的材料来降低寄生电容。
发明内容
本发明提供了一种双极晶体管，其克服了与现有双极晶体管结构相关的上述缺陷。更具体而言，本发明提供了这样的一种双极晶体管，其被修改过以减小Ccb和Rb的寄生成分而对其它晶体管参数具有最小的影响。更具体而言，本发明提供了一种双极晶体管，所述双极晶体管具有双浅沟槽隔离配置和可选地具有应力层的单晶硅突出的外部基极。
根据本发明，所述双浅沟槽隔离配置将Ccb的寄生成分减小到了低于现有双极晶体管的值。
概括地，本发明提供了一种半导体结构，包括：
半导体衬底，具有在其中设置的至少一对相邻的第一浅沟槽隔离(STI)区域，所述相邻的第一STI区域对在所述衬底中限定了有源区域；
集电极，设置在所述衬底的所述有源区域中的掩埋区域中，所述掩埋区域具有梯度(graded)分布的掺杂剂；
基极层，设置在所述有源区域中的所述半导体衬底的表面的顶上；
突出的外部基极，设置在所述基极层上，所述突出的外部基极具有到所述基极层的一部分的开口；
发射极，位于所述开口中并在所述突出的外部基极的一部分之上延伸，所述发射极与所述突出的外部基极分开并与其隔离；以及
第二浅沟槽隔离(STI)区域，在所述半导体衬底中从每对所述第一浅沟槽隔离区域向内朝向所述集电极延伸，其中所述第二STI区域具有邻近所述集电极的倾斜的内部侧壁表面，以及其中所述半导体衬底的上部被保留在所述基极层之下。
根据本发明，所述突出的外部基极可以由多晶半导体材料或单晶(或晶体)半导体材料构成。在其中所述突出的外部基极由晶体半导体材料构成的实施例中，可以在所述双极晶体管之上形成应力衬里(压缩或拉伸)以应变所述突出的外部基极并改善所述突出的外部基极中的载流子迁移率。
除了提供一种包括具有双沟槽隔离配置的双极晶体管的半导体结构之外，本发明还提供了一种制造这样的半导体结构的方法。概括地，本申请的方法包括以下步骤：
提供半导体衬底，所述半导体衬底具有在其中设置的至少一对相邻的第一浅沟槽隔离(STI)区域，所述相邻的第一STI区域对在所述衬底中限定了有源区域；
在所述半导体衬底的所述有源区域中形成具有梯度分布的掺杂剂的掩埋区域；
在包括所述掩埋区域的所述半导体衬底的所述有源区域中形成集电极；
在所述有源区域中的所述半导体衬底的表面的顶上形成基极层；
在所述半导体衬底中形成底切，所述底切从每对所述第一浅沟槽隔离区域向内朝向所述集电极延伸，其中所述底切具有邻近所述集电极的倾斜的内部侧壁表面；
在所述底切内至少部分地形成氧化物；
在所述基极层上形成突出的外部基极，所述突出的外部基极具有到所述基极层的一部分的开口；
在所述开口中形成发射极，所述发射极在所述突出的外部基极的一部分之上延伸，所述发射极与所述突出的外部基极分开并与其隔离；以及
剥离在所述半导体衬底之上延伸的所述氧化物而至少部分地在所述底切中留下所述氧化物，由此形成从每对所述第一STI区域向内朝向所述集电极延伸的第二浅沟槽隔离。
附图说明
图1是描述了本发明的半导体结构的图示(通过横截面图)，该半导体结构包括使用了双浅沟槽隔离方案的双极晶体管。
图2-21是在本申请中使用的用于形成图1的半导体结构的基础处理步骤的图示(通过横截面图)。
具体实施方式
现在将参考下面的讨论和本申请的附图更加详细地描述本发明，其提供了具有双浅沟槽隔离的双极晶体管及其制造方法。应该注意，提供附图用于说明的目的，因此未按比例绘制。
在下面的描述中，为了全面理解本发明，阐述了许多具体细节例如特定的结构、部件、材料、尺寸、处理步骤以及技术。然而，本领域内的普通技术人员将理解，可以实践本发明而没有这些具体细节。在其它实例中，为了避免模糊本发明，没有详细描述公知的结构或处理步骤。
应该理解，当作为层、区域或衬底的部件被称作“在另一部件上”或“在另一部件之上”时，其可以直接在其它部件上或者也可以存在中间部件。相反，当部件被称作“直接在另一部件上”或“直接在另一部件之上”时，则不存在中间部件。同样应该理解，当部件被称作“在另一部件下”或“在另一部件之下”时，其可以直接在其它部件下或之下，或者可以存在中间部件。相反，当部件被称作“直接在另一部件下”或“直接在另一部件之下”时，则不存在中间部件。
本发明提供了具有用于降低基极到集电极电容Ccb的寄生成分的双浅沟槽隔离的改善的双极晶体管。这样的双浅沟槽隔离方案的使用改善了fT和fmax而对其它双极晶体管参数具有最小的影响。也就是，使用双浅沟槽隔离配置改善了器件的操作速度。
图1是示例了本申请的半导体结构的图示表示(通过横截面图)。
图1中所示的结构包括半导体衬底12，其具有置于其中的至少一对相邻的第一浅沟槽隔离(STI)区域14。相邻的第一STI区域14对在衬底12中限定了有源区域16。图1中所示的结构还包括在半导体衬底12的有源区域16中设置的集电极24、设置在有源区域16中的半导体衬底12的表面的顶上的基极层26、以及在基极层26上设置的突出的外部基极48。应该注意，集电极24位于具有梯度分布的掺杂剂的掩埋区域18中。根据本发明和图1中所示的内容，突出的外部基极48具有到基极层26的一部分的开口。突出的外部基极可以包括多晶半导体材料或晶体半导体材料。发射极54位于开口中并在突出的外部基极48的一部分之上延伸。如图所示，发射极54与突出的外部基极54分开并与其隔离。
而且，除了第一STI区域之外，在半导体结构12中还存在第二浅沟槽隔离(STI)区域42’，其从每对第一浅沟槽隔离区域16向内朝向集电极24延伸。第二STI区域42’具有倾斜的内部侧壁表面45。
根据本发明和图1中所示，第二STI区域42’位于基极层26之下，具有位于其间的半导体层即衬底12的上部。而且，如图1中所示，第二STI区域42’位于突出的外部基极48的整个区域之下。
下面将参考本申请的方法描述，更加详细地解释未在上面具体提及的而在图1中标记的双极晶体管结构的其它部件。
现在参考图2-21，图2-21是图示表示，其示例了在形成图1中所示出的结构时所使用的本发明的处理步骤(通过横截面图)。
图2示出了初始结构10，其包括具有在其中形成的第一浅沟槽隔离区域14的半导体衬底12、以及构图的硬掩模15，构图的硬掩模15位于不会形成双极晶体管的衬底12的区域上。也就是，构图的硬掩模15保护了在其中不会形成双极晶体管的衬底12的部分，而暴露衬底12的有源区域。有源区域16是在一对相邻的第一浅沟槽隔离区域14之间的衬底12的区域，在其中将形成双极晶体管。
初始结构10的半导体衬底12包括任何半导体材料，其包括，例如，Si、SiC、SiGeC、Ge、SiGe、Ga、GaAs、InAs、InP、以及其它III/V族或II/VI族化合物半导体。这里也可以考虑分层的半导体例如Si/SiGe、和绝缘体上半导体(SOI)。典型地，半导体衬底12为包含Si的半导体例如Si、SiC、SiGe、SiGeC、或绝缘体上硅。半导体衬底12可以是无应变的、应变的或在其中包括应变和无应变区域。半导体衬底12可以是本征的或可以通过例如但不局限于：B、As或P来掺杂。
利用本领域内的技术人员所公知的技术将第一浅沟槽隔离区域14形成到衬底12中。例如，通过光刻、蚀刻、可选地形成沟槽衬里、沟槽填充和平坦化来形成第一浅沟槽隔离。沟槽填充包括例如高密度氧化物或来自例如正硅酸乙酯(TEOS)的前体的氧化物的介质材料。遍及本发明使用术语“浅”来表示：在形成浅沟槽隔离区域时使用的沟槽的深度(从衬底的上表面测量)为约0.3μm或更小，更典型地沟槽深度为约250-350nm或更小。
在处理半导体衬底12之后，利用常规淀积方法在衬底12和第一浅沟槽隔离区域14的表面上形成例如氧化物、氮氧化物、氮化物或其多层的硬掩模材料的覆盖(blanket)层。示例性地，可以通过化学气相淀积(CVD)、等离子体增强化学气相淀积(PECVD)、原子层淀积(ALD)，蒸发、物理气相淀积(PVD)、和其它类似的淀积方法来形成硬掩模材料的覆盖层。典型地，硬掩模材料为氧化物。
在衬底12和第一浅沟槽隔离区域14上淀积硬掩模材料的覆盖层之后，光刻和蚀刻来构图硬掩模材料，以在衬底12上开口其中将随后形成双极晶体管的有源区域16。在本发明的该步骤中，形成了上述的构图的硬掩模15。该光刻步骤包括，向硬掩模材料的表面施加光致抗蚀剂(未示出)，将光致抗蚀剂暴露到希望的辐射图形，并利用常规抗蚀剂显影剂显影曝光的抗蚀剂。蚀刻步骤包括任何干法蚀刻方法例如反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光烧蚀。虽然典型地使用干法蚀刻方法，但是还可以考虑化学湿法蚀刻方法用于蚀刻硬掩模材料。在蚀刻之后，剥离抗蚀剂以提供图2中所示的初始结构10。
应该注意，有源区域16的尺寸即宽度与随后将形成的最终的外部基极的宽度相同。典型地，有源区域16的宽度为约750到约1500nm，更典型地为1000nm。图3示出了在半导体衬底12的有源区域16中形成掩埋区域18之后形成的结构。在其中将随后形成集电极的衬底12的有源区域16中形成掩埋区域18。根据本发明，掩埋区域18具有用于控制第二浅沟槽隔离的侧壁的最终倾斜的梯度掺杂剂分布。具体地，梯度分布使掩埋区域18的顶部处的蚀刻速率大于掩埋区域18的底部处的蚀刻速率。这可以通过利用蚀刻速率随掺杂剂浓度变化并且对衬垫12的材料非常具有选择性的湿法蚀刻来实现。掩埋区域18包括Ge、P和As中的一种，并且这些掺杂剂以在本领域内的技术人员所公知的范围内变化的浓度存在于掩埋区域18中。
可以通过离子注入或通过在集电极外延生长期间使用原位掺杂来形成掩埋区域18。选择离子注入和原位掺杂的条件，以形成具有梯度掺杂剂分布的掩埋区域18。
接下来，利用上述的常规光刻在图3中所示的结构上形成构图的光致抗蚀剂20。如图4中所示，构图的光致抗蚀剂20具有开口22，其暴露了包括掩埋区域18的衬底12的有源区域16的一部分。然后，通过选择性离子注入，利用构图的光致抗蚀剂作为离子注入掩模，在半导体衬底12中形成集电极选择性注入(SIC)24。典型地，集电极24包括在本发明的该步骤期间注入到半导体衬底12中的P或As。
在形成集电极24之后，利用本领域内的技术人员公知的常规抗蚀剂剥离方法剥离构图的光致抗蚀剂20。在本发明的此处，使用低温(在约450℃至约700℃的量级上)外延生长方法在衬底12暴露的表面上和第一浅沟槽隔离区域14的顶部上形成基极层26。可选的基极覆层28可以被设置在基极层26顶部。例如，图5示出了包括基极层26和可选的基极覆层28的产生的结构。
包括Si、SiGe或Si和SiGe的组合的基极层26在半导体衬底12的暴露的表面的顶上为单晶26a而在第一浅沟槽隔离区域14的顶上为多晶26b。优选但非必须地，基极层26包括SiGe。在本发明的该步骤中形成的基极层26的厚度典型地具有约400到约
的外延生长之后的厚度。应该注意，在半导体衬底12的顶部上的基极层26的厚度比在第一浅沟槽隔离区域14的顶部上的基极层26的厚度大。
在形成基极层26之后，可选地，在基极层26的单晶区域26a的顶上形成由包含Si的材料构成的基极覆层28。典型地，当基极层26包括SiGe时，存在基极覆层28。当存在时，利用上述低温外延生长方法形成基极覆层28。基极覆层28典型地具有约5至约15nm的厚度。
在形成图5中所示的结构之后，利用包括例如CVD、PECVD、PVD、蒸发、化学溶液淀积和其它相似的淀积方法的常规淀积方法形成包括氧化物层32和氮化物层34的介质叠层30。例如，图6中示出了包括介质叠层30的结构。介质叠层30的氧化物层32具有通常小于上覆的氮化物层34的厚度的厚度。典型地，氧化物层32具有约10到约20nm的厚度，而氮化物层34具有约100到约200nm的厚度。
在形成介质叠层30之后，在氮化物层34的表面的顶上形成第二构图的光致抗蚀剂36，以提供图7中所示的结构。如图所示，第二构图的光致抗蚀剂作为掩模以保护介质叠层30和下面的有源区域16中的基极层26的部分。利用上述光刻形成第二构图的光致抗蚀剂36。
然后，使用在介质叠层30的顶部上的构图的光致抗蚀剂30进行干法蚀刻方法例如反应离子蚀刻以提供构图的氮化物层34’，该干法蚀刻方法相比于氧化物选择性地去除氮化物。在蚀刻工艺之后，利用常规抗蚀剂剥离方法去除第二光致抗蚀剂30，然后，利用选择性去除氧化物的蚀刻方法去除未被构图的氮化物层34’所保护的氧化物层32的暴露的部分。例如，使用缓冲的HF蚀刻。形成构图的氧化物32’。本发明的这些步骤提供了在图8中示出的结构。具体而言，这些步骤在有源区域16的顶部上提供了构图的介质叠层30’。
然后，对图8中所示的结构实施选择性去除半导体材料的反应离子蚀刻工艺。该反应离子蚀刻步骤去除了未被构图的介质叠层30’所保护的基极层26的暴露的部分。注意，通过监视蚀刻剂流中存在的掺杂剂，以在掩埋区域18的表面的顶上停止该蚀刻步骤。图9示出了在进行了该反应离子蚀刻步骤之后形成的产生的结构。
然后，在构图的介质叠层30’的暴露的侧壁上和基极覆层28、单晶层(在此之后仅将该单晶部分标记为26)和衬底12的上部的蚀刻的表面上形成隔离物38。通过淀积和蚀刻形成隔离物38，该隔离物38包括氧化物、氮化物或其组合和多层。在本发明中采用隔离物38以在随后的底切步骤期间保护基极层26。图10示出了包括隔离物38的产生的结构。
图11示出了在底切位于构图的介质叠层30’之下的半导体衬底12的一部分之后形成的结构。通过横向去除预先形成到半导体衬底12中的掩埋区域18的一部分来实施该底切。反应离子蚀刻和湿法蚀刻的任何组合可以用于形成底切区域。图11中用参考标号40标记的底切区域作为用于形成第二沟槽隔离区域的沟槽。由于第二沟槽隔离区域将与第一浅沟槽隔离区域14接触，因此可将其看作第一浅沟槽隔离区域14的扩展。
根据本申请，底切区域40具有在基极层26的单晶部分之下的内部侧壁表面45，该内部侧壁表面45是倾斜的，即，锥形的。倾斜的侧壁是存在于掩埋区域18中的梯度掺杂剂分布的直接结果。倾斜的侧壁具有从底切区域的上表面测量至倾斜的侧壁的角度α，其中α小于90°，典型地小于70°。
具有这样的倾斜侧壁的浅沟槽隔离区域的有益效果为该几何形状提供了邻近集电极基极结的最大Ccb，而保持集电极区域是宽的。宽的集电极有助于保持低的集电极电阻。
还应注意，在本发明中，半导体衬底层保持在基极区域之下。半导体衬底的保留层作为用于突出的外部基极的扩散区域并有助于将基极和外部基极联系在一起。
图12示出了本发明的一个实施例，而图13示出了本发明的另一实施例。在图12中示出的实施例中，实施保形(conformal)氧化物淀积方法以使用氧化物42完全填充底切区域40。如所示，氧化物42在半导体衬底12的表面之上和构图的介质30’之上延伸。在本申请中所采用的氧化物42具有低介电常数。在一个实施例中，氧化物为氧化硅，其具有仅为硅的33％的介电常数。在本发明的进一步的处理步骤之后留下在底切区域40中的氧化物作为了第二浅沟槽隔离区域。
图13中描述的实施例中，实施非保形氧化物淀积方法以使用氧化物42仅仅部分填充底切区域40。底切区域的未填充的部分为空隙(或真空)44。空隙44具有比氧化物低的介电常数。空隙44与在本申请的随后的处理步骤器件未去除的剩下的氧化物42一起作为本发明的该特定实施例中的第二浅沟槽隔离区域。
然后，对图12和13中所示的结构实施平坦化方法例如化学机械抛光和凹进(recess)蚀刻步骤例如反应离子蚀刻。
图14示出了在对图12中所示的结构实施平坦化和凹进蚀刻步骤之后形成的结构。应该注意，虽然示出了底切区域40为完全使用氧化物填充，但是可以具有与其中底切区域包括空隙44和氧化物42的图14中所示结构相似的结构。
图15示出了在从图14中所示结构去除了构图的氮化物层34’之后形成的结构。通过利用选择性去除氮化物的剥离方法进行构图的氮化物层34’的去除。例如，可以使用热磷酸蚀刻方法从结构中去除构图的氮化物36’。
然后，在图15中所示的结构上形成另一构图的氮化物层46，以提供图16中所示的结构。如图所示，使用构图的氮化物层46的一部分例如发射极芯(mandrel)46a限定突出的外部基极区域，而将剩下的构图的氮化物层46称作场氮化物。然后，实施氧化物剥离以去除未被发射极芯46a保护的暴露的构图的氧化物层34’。通过淀积、光刻和蚀刻形成发射极芯46a。
现在，在图16中所示的结构上形成突出的外部基极48。在本发明的一个实施例中，突出的外部基极48是通过淀积、平坦化和凹进形成的多晶半导体材料。在另一实施例中，突出的外部基极48为通过选择性外延生长形成的晶体半导体材料。突出的外部基极48包括掺杂的多晶或晶体半导体材料，其包括，例如，多晶Si、Si、SiGe或其多层。优选但非必须地，突出的外部基极48包括掺杂的多晶Si。可以利用例如CVD、PECVD、蒸发或PVD的常规淀积方法实施突出的外部基极48的淀积。平坦化步骤包括化学机械抛光、研磨或其组合，而蚀刻步骤典型地包括定时的反应离子蚀刻方法。利用本领域内的技术人员公知的工艺实施选择性外延。
然后淀积、平坦化、和凹进隔离氧化物50，以提供图18中所示的结构。淀积、平坦化和凹进包括与上述用于形成突出的外部基极48的技术相同的基础技术。
然后，利用选择性去除氮化物的例如反应离子蚀刻或热磷酸蚀刻的蚀刻方法从结构去除包括发射极芯46a的构图的氮化物46。然后，通过淀积和蚀刻形成氮化物隔离物52，以提供图19中所示的结构。如图所示，氮化物隔离物52位于隔离氧化物50和突出的外部基极48的侧壁上。
图20示出了在进行了氧化物剥离方法之后和通过去除未被氮化物隔离物52所保护的暴露的氧化物、淀积、光刻和蚀刻之后形成发射极54和发射极覆层56之后所形成的结构。去除在突出的外部基极的部分之间的氧化物提供了到基极层的开口。在该开口内并在突出的外部基极之上形成的发射极54包括多晶Si、多晶SiGe、或其多层组。典型地，发射极54由多晶Si构成。发射极覆层56由氮化物构成。
接下来，实施氧化物剥离方法以从结构去除过量的氧化物42和构图的硬掩模15。然后，在发射极区域周围形成氮化物隔离58，并通过利用常规硅化方法将硅化物区域60形成到暴露的半导体衬底12和突出的外部基极48中。硅化方法包括淀积能够与硅反应形成硅化物的金属、退火、去除任何未反应的金属、以及可选地实施第二次退火。在形成硅化物时使用的金属包括Ti、Co和Ni中的一种，典型地优选Co。本申请的这些步骤提供了图1中示出的结构。
应该注意，在氧化物剥离期间，去除在衬底12的表面之上延伸的氧化物42限定了本结构的第二浅沟槽隔离区域42’。可以使用氧化物完全填充第二浅沟槽隔离区域42’，或者可以在第二浅沟槽隔离区域42’中存在空隙。第二浅沟槽隔离区域42’与第一浅沟槽隔离区域14中的一个的边缘直接接触。此外，第二浅沟槽隔离区域42’从第一浅沟槽隔离区域向内朝集电极24延伸。第二浅沟槽隔离区域42’具有倾斜的内部侧壁表面45。
在这里需要强调地是，在本发明中，在生长集电极和基极之后形成第二浅沟槽隔离。与使用上述现有方法的情况相比，该方法序列提供的结构的Ccb具有较大下降。此外，该方法序列消除了固有结电容和集电极注入所引起的电容。
图21示出了本发明的实施例，其中提供了图1中所示的结构而突出的外部基极48由晶体半导体材料构成的。在利用与图1-20相关联的上述基础处理步骤形成图1中所示的结构之后，在图1中所示的结构之上形成压缩或拉伸应力材料70和层内介质72。压缩或拉伸应力材料70典型地为由例如氮化硅的氮化物。通过常规淀积方法形成应力材料70。应该注意，应力材料70将应力引入到突出的外部基极48，由此提供了应变的突出的外部基极48’。应变的突出的外部基极48’具有比无应变的突出的外部基极增大的载流子迁移率。发现，应变的晶体半导体具有增加的迁移率，而在多晶半导体材料却几乎看不到迁移率的增加。层内介质72包括常规介质例如SiO2、硅酸盐玻璃等。
虽然关于本发明的优选实施例具体地显示和描述了本发明，但是本领域内的技术人员应该理解，可以在不脱离本发明的精神和范围的情况下在形式和细节上做出上述和其它的改变。因此旨在本发明并不局限于描述和示例的确切的形式和细节，但要落入所附权利要求的范围内。
Claims (28)
1.一种半导体结构，包括：
半导体衬底，具有在其中设置的至少一对相邻的第一浅沟槽隔离(STI)区域，所述相邻的第一STI区域对在所述衬底中限定了有源区域；
集电极，设置在所述衬底的所述有源区域中的掩埋区域中，所述掩埋区域具有梯度分布的掺杂剂；
基极层，设置在所述有源区域中的所述半导体衬底的表面的顶上；
突出的外部基极，设置在所述基极层上，所述突出的外部基极具有到所述基极层的一部分的开口；
发射极，位于所述开口中并在所述突出的外部基极的一部分之上延伸，所述发射极与所述突出的外部基极分开并与其隔离；以及
第二浅沟槽隔离(STI)区域，在所述半导体衬底中从每对所述第一浅沟槽隔离区域向内朝向所述集电极延伸，其中所述第二STI区域具有邻近所述集电极的倾斜的内部侧壁表面，以及其中所述半导体衬底的上部被保留在所述基极层之下。
2.根据权利要求1的半导体结构，其中所述第二STI区域被用氧化物完全填充。
3.根据权利要求1的半导体结构，其中所述第二STI区域被用氧化物部分地填充并部分地包含空隙，所述空隙邻近锥形的所述内部侧壁表面。
4.根据权利要求1的半导体结构，其中所述第二STI区域位于所述基极层之下，并且半导电层位于其间。
5.根据权利要求1的半导体结构，其中所述第二STI区域位于所述突出的外部基极的整个区域之下。
6.根据权利要求1的半导体结构，其中所述基极层包括Si、SiGe及其组合。
7.根据权利要求1的半导体结构，其中所述突出的外部基极包括多晶半导体材料。
8.根据权利要求1的半导体结构，其中所述突出的外部基极包括晶体半导体材料。
9.根据权利要求8的半导体结构，还包括在所述半导体结构上的压缩或拉伸应力材料以增加在所述晶体半导体材料内的载流子的迁移率。
10.根据权利要求1的半导体结构，还包括位于所述突出的外部基极和所述半导体衬底的表面部分中的硅化物区域。
11.根据权利要求1的半导体结构，其中所述有源区域中的所述基极层完全为单晶。
12.一种半导体结构，包括：
半导体衬底，具有在其中设置的至少一对相邻的第一浅沟槽隔离(STI)区域，所述相邻的第一STI区域对在所述衬底中限定了有源区域；
集电极，设置在所述衬底的所述有源区域中的掩埋区域中，所述掩埋区域具有梯度分布的掺杂剂；
完全单晶的基极层，设置在所述有源区域中的所述半导体衬底的表面的顶上；
突出的外部基极，设置在所述基极层上，所述突出的外部基极具有到所述基极层的一部分的开口；
发射极，位于所述开口中并在所述突出的外部基极的一部分之上延伸，所述发射极与所述突出的外部基极分开并与其隔离；以及
第二浅沟槽隔离(STI)区域，在所述半导体衬底中从每对所述第一浅沟槽隔离区域向内朝向所述集电极延伸，其中所述第二STI区域具有邻近所述集电极的倾斜的内部侧壁表面，以及其中所述半导体衬底的上部被保留在所述基极层之下。
13.根据权利要求12的半导体结构，其中所述第二STI区域被用氧化物完全填充。
14.根据权利要求12的半导体结构，其中所述第二STI区域被用氧化物部分地填充并部分地包含空隙，所述空隙邻近锥形的所述内部侧壁表面。
15.根据权利要求12的半导体结构，其中所述第二STI区域位于所述基极层之下，并且半导电层位于其间。
16.根据权利要求12的半导体结构，其中所述第二STI区域位于所述突出的外部基极的整个区域之下。
17.根据权利要求12的半导体结构，其中所述基极层包括Si、SiGe及其组合。
18.根据权利要求12的半导体结构，其中所述突出的外部基极包括晶体半导体材料。
19.根据权利要求18的半导体结构，还包括在所述半导体结构上的压缩或拉伸应力材料以增加在所述晶体半导体材料内的载流子的迁移率。
20.根据权利要求12的半导体结构，还包括位于所述突出的外部基极和所述半导体衬底的表面部分中的硅化物区域。
21.一种制造半导体衬底的方法，包括以下步骤：
提供半导体衬底，所述半导体衬底具有在其中设置的至少一对相邻的第一浅沟槽隔离(STI)区域，所述相邻的第一STI区域对在所述衬底中限定了有源区域；
在所述半导体衬底的所述有源区域中形成具有梯度分布的掺杂剂的掩埋区域；
在包括所述掩埋区域的所述半导体衬底的所述有源区域中形成集电极；
在所述有源区域中的所述半导体衬底的表面的顶上形成基极层；
在所述半导体衬底中形成底切，所述底切从每对所述第一浅沟槽隔离区域向内朝向所述集电极延伸，其中所述底切具有邻近所述集电极的倾斜的内部侧壁表面；
在所述底切内至少部分地形成氧化物；
在所述基极层上形成突出的外部基极，所述突出的外部基极具有到所述基极层的一部分的开口；
在所述开口中形成发射极，所述发射极在所述突出的外部基极的一部分之上延伸，所述发射极与所述突出的外部基极分开并与其隔离；以及
剥离在所述半导体衬底之上延伸的所述氧化物而在所述底切中至少部分地留下所述氧化物，由此形成从每对所述第一STI区域向内朝向所述集电极延伸的第二浅沟槽隔离。
22.根据权利要求21的方法，其中形成所述氧化物包括使用所述氧化物完全填充所述底切。
23.根据权利要求21的方法，其中形成所述氧化物包括使用所述氧化物部分地填充所述底切并在其中留下空隙，所述空隙邻近倾斜的所述内部侧壁表面。
24.根据权利要求21的方法，其中形成所述底切包括这样的蚀刻方法，所述蚀刻方法以比蚀刻所述掩埋区域的底部快的速率蚀刻所述掩埋区域的顶部。
25.根据权利要求21的方法，还包括在剥离所述氧化物之后进行自对准的硅化方法。
26.根据权利要求21的方法，其中形成所述突出的外部基极包括淀积多晶半导体材料。
27.根据权利要求21的方法，其中形成所述突出的外部基极包括选择性外延生长晶体半导体材料。
28.根据权利要求27的方法，还包括在所述结构上形成应力材料。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/425,550 | 2006-06-21 | ||
| US11/425,550 US7888745B2 (en) | 2006-06-21 | 2006-06-21 | Bipolar transistor with dual shallow trench isolation and low base resistance |
| PCT/EP2007/054930 WO2007147691A1 (en) | 2006-06-21 | 2007-05-22 | Bipolar transistor with dual shallow trench isolation and low base resistance |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101410959A true CN101410959A (zh) | 2009-04-15 |
| CN101410959B CN101410959B (zh) | 2010-08-04 |
Family
ID=38370701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007800110194A Expired - Fee Related CN101410959B (zh) | 2006-06-21 | 2007-05-22 | 具有双浅沟槽隔离和低基极电阻的双极晶体管 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7888745B2 (zh) |
| EP (1) | EP2038917A1 (zh) |
| JP (1) | JP5160540B2 (zh) |
| CN (1) | CN101410959B (zh) |
| TW (1) | TW200818492A (zh) |
| WO (1) | WO2007147691A1 (zh) |
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| WO2007147691A1 (en) | 2007-12-27 |
| US7888745B2 (en) | 2011-02-15 |
| JP2009541979A (ja) | 2009-11-26 |
| EP2038917A1 (en) | 2009-03-25 |
| CN101410959B (zh) | 2010-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
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|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100804 Termination date: 20190522 |