CN101432892B - 双极型互补金属氧化物半导体技术中形成集电极的方法 - Google Patents
双极型互补金属氧化物半导体技术中形成集电极的方法 Download PDFInfo
- Publication number
- CN101432892B CN101432892B CN2005800316215A CN200580031621A CN101432892B CN 101432892 B CN101432892 B CN 101432892B CN 2005800316215 A CN2005800316215 A CN 2005800316215A CN 200580031621 A CN200580031621 A CN 200580031621A CN 101432892 B CN101432892 B CN 101432892B
- Authority
- CN
- China
- Prior art keywords
- refractory metal
- bipolar transistor
- hetero
- npn
- suicide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 33
- 230000015572 biosynthetic process Effects 0.000 title claims description 9
- 238000005516 engineering process Methods 0.000 title description 6
- 239000003870 refractory metal Substances 0.000 claims abstract description 70
- 238000002955 isolation Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 40
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 claims abstract description 4
- 206010010144 Completed suicide Diseases 0.000 claims description 29
- 238000000137 annealing Methods 0.000 claims description 26
- 239000003989 dielectric material Substances 0.000 claims description 17
- 238000005137 deposition process Methods 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 150000003377 silicon compounds Chemical class 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 229910045601 alloy Inorganic materials 0.000 claims description 7
- 239000000956 alloy Substances 0.000 claims description 7
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 4
- 238000001259 photo etching Methods 0.000 claims description 4
- 229910003811 SiGeC Inorganic materials 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims description 3
- 230000003628 erosive effect Effects 0.000 claims description 3
- 229910003465 moissanite Inorganic materials 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- 229910000673 Indium arsenide Inorganic materials 0.000 claims description 2
- 238000000280 densification Methods 0.000 claims description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims description 2
- 230000004224 protection Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 37
- 238000000151 deposition Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000011049 filling Methods 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000000224 chemical solution deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 101100373011 Drosophila melanogaster wapl gene Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Chemical group 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 239000003814 drug Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052743 krypton Inorganic materials 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000007522 mineralic acids Chemical class 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 210000004483 pasc Anatomy 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
本发明提供一种用于高速BiCMOS应用的异质双极型晶体管(HBT),其中通过在器件的子集电极上浅槽隔离区下面提供隐埋耐熔金属硅化物层来降低集电极阻抗Rc。具体地,本发明的HBT包括:包含至少一个子集电极(13)的衬底(12);位于子集电极上的隐埋耐熔金属硅化物层(28);以及位于隐埋耐熔金属硅化物层的表面上的浅槽隔离区(22)。本发明也提供制造这种HBT的方法。该方法包括在器件的子集电极上浅槽隔离区下面形成隐埋耐熔金属硅化物。
Description
技术领域
本发明一般地涉及双极型互补金属氧化物半导体(BiCMOS)技术,尤其涉及一种在器件的子集电极上浅槽隔离区下面包括隐埋耐熔金属硅化物层的双极型晶体管(NPN或PNP)。本发明的双极型晶体管表现出减小的集电极阻抗Rc,因此它适合于在高速应用中使用。本发明也涉及一种制造在器件的子集电极上浅槽隔离区下面包括隐埋耐熔金属硅化物层的本发明的双极型晶体管的方法。
背景技术
双极型晶体管是具有彼此极接近的两个pn结的电子器件。典型的双极型晶体管具有三个器件区:发射极、集电极和位于发射极与集电极之间的基极。理想地,两个pn结,也就是发射极-基极结和集电极-基极结,存在于以特定距离相隔的单层半导体材料中。通过改变附近结的偏压调节一个pn结中的电流称作“双极型晶体管作用”。
如果发射极和集电极掺杂n型而基极掺杂p型,则器件是“NPN”晶体管。作为选择,如果使用相反的掺杂构造,则器件是“PNP”晶体管。因为NPN晶体管的基极区中少数载流子也就是电子的迁移率高于PNP晶体管的基极中空穴的迁移率,所以使用NPN晶体管器件可以获得较高频率的操作和较高速度的性能。因此,NPN晶体管包括用来构建集成电路的大部分双极型晶体管。
因为双极型晶体管的垂直距离越来越紧密,已经遇到了严重的器件操作限制。克服这些限制的一种积极研究方法是使用其带隙大于在基极中使用的材料的带隙的发射极材料构建晶体管。这种结构称作“异质结”晶体管。
包括异质结的异质结构可以用于多数载流子和少数载流子器件。在多数载流子器件中,最近已经研制出发射极由硅(Si)形成且基极由硅锗(SiGe)合金形成的异质结双极型晶体管(HBT)。SiGe合金(经常简单地表示为硅锗)带隙比硅窄。
高级硅锗双极型互补金属氧化物半导体(BiCMOS)技术在异质结双极型晶体管中使用SiGe基极。在高频(例如多GHz)状况中,常规化合物半导体例如GaAs和InP当前支配高速有线和无线通信的市场。SiGe BiCMOS不仅承诺与器件例如功率放大器中的GaAs相当的性能,而且承诺因异质结双极型晶体管与标准CMOS的集成而减少基本成本,产生所谓“片上系统”。
对于高性能NPN HBT制造,需要低集电极阻抗Rc。当前,Rc主要来自大量n掺杂Si的子集电极,并且是8欧姆/平方。对于低阻抗,n+子集电极几乎是可制造的最高掺杂Si。可以用来降低Rc的双集电极布局设计是已知的。尽管降低Rc,但双集电极布局设计增加了集电极-基极电容Ccb并且降低了NPN区域。因此,双集电极布局设计在提高NPN性能方面具有它的局限性。
考虑到上面所述现有技术HBT的缺点,仍然存在提供具有低集电极阻抗而不像现有技术双集电极布局设计那样折衷Ccb和NPN区域的HBT的需求。另外,存在提供最低程度地干扰标准BiCMOS工艺流程的HBT的需求。
发明内容
本发明通过在器件的子集电极上浅槽隔离区下面提供隐埋耐熔金属硅化物来提供具有比常规HBT低的Rc的异质双极型晶体管(HBT)。耐熔金属硅化物,例如硅化钨可以幸免于CMOS和双极型模块中连续的高温热循环,同时提供较低阻抗子集电极,并且最小程度地干扰BiCMOS工艺流程。
广泛地说,本发明提供一种异质双极型晶体管(HBT),包括:
包括至少一个子集电极的衬底;
位于子集电极上的隐埋耐熔金属硅化物层;以及
位于所述隐埋耐熔金属硅化物层的表面上的浅槽隔离区。
本发明的HBT可以是NPN HBT或PNP HBT,其中优选NPNHBT。本发明的HBT结构还包括位于所述衬底表面上、与浅槽隔离区相邻的SiGe基极,以及位于基极上的包含多晶硅的发射极。
除了上述结构之外,本发明也提供制造这种HBT的方法。特别地,本发明的HBT使用下面的处理步骤制造,包括:
在包括子集电极的衬底中形成包含第一沟槽电介质材料的至少一个浅槽隔离区;
从所述至少一个浅槽隔离区中去除所述第一沟槽电介质材料,以形成暴露包括所述子集电极的所述衬底的一部分的开口;
在衬底的所述暴露部分上所述开口的一部分中形成耐熔金属硅化物层,所述耐熔金属硅化物层不在所述开口的上面延伸;以及
在所述开口中所述耐熔金属硅化物层上形成第二沟槽电介质,所述第二沟槽电介质不在所述开口上延伸。
附图说明
图1A-1F是说明在本发明中使用以用于集电极的硅化的基本处理步骤的图示(通过横截面视图)。图1F中所示的结构是在其上形成HBT的模板。
图2A-2E是说明本发明备选实施方案的图示(通过横截面视图)。
具体实施方式
现在将通过参考附随本申请的附图更详细地描述本发明,其提供在器件的子集电极上浅槽隔离区下面具有隐埋耐熔金属硅化物层的HBT以及一种制造它的方法。应当注意,附图并不按照比例绘制从而仅为了说明性目的而提供。而且,在本申请中提供的附图说明在形成HBT器件的基极和发射极之前在子集电极上浅槽隔离区下面包括隐埋耐熔金属硅化物层的衬底。
同样值得注意,本申请的附图仅说明HBT器件区域。为了清楚,没有显示CMOS器件区域以及典型BiCMOS结构的其他区域。没有显示的这些其他区域位于显示的HBT区域的外围。另外,虽然显示单个HBT器件区域,本发明可以在单个衬底上面形成多个HBT时使用。
首先参考说明本发明第一实施方案的图1A-1F。本发明的第一实施方案从提供例如图1A中所示的初始结构10开始。本发明的结构10包括具有位于其上的焊盘堆叠14和硬掩模20的衬底12。如图所示,焊盘堆叠14位于衬底12的表面上并且硬掩模20位于焊盘堆叠14的上暴露表面上。
在本发明中使用的衬底12包括任何半导体衬底,包括例如Si,SiGe,SiC,SiGeC,GaAs,InAs,InP和其他III/V或II/VI化合物半导体。衬底12也包括预先形成的绝缘体上硅(SOI)或绝缘体上硅锗(SGOI)衬底。在本发明的优选实施方案中,衬底12是包含Si的衬底,例如Si、SiGe、SiGeC、SiC、SOI和SGOI。作为选择,衬底12可以包括堆叠结构,其中Si层例如外延硅或非晶硅在半导体衬底上形成。衬底12可能包括各种掺杂或井区。衬底12也包括在本发明的附图中显示的作为衬底的一部分的子集电极13。图1B清楚地定义子集电极13。如本领域技术人员已知的,子集电极13将HBT器件连接到相邻的集电极区。使用本领域技术人员众所周知的技术形成子集电极13。例如,可以在制造子集电极13时使用离子注入和随后退火。
焊盘堆叠14可以包括单层绝缘材料,或者它可以包括绝缘材料的多层堆叠,如图1A中所示。可以用作焊盘堆叠14的绝缘材料的说明性实例包括氧化物、氮化物、氮氧化物及其多层。
焊盘堆叠14可以由相同或不同的沉积技术形成,包括例如热生长(也就是氧化、氮化或氧氮化),化学汽相沉积(CVD),等离子增强化学汽相沉积(PECVD),化学溶液沉积,原子层沉积(ALD),蒸发和其他类似的沉积方法。
特别地,图1A中所示的焊盘堆叠14包括位于衬底12表面上的焊盘氧化物16以及位于焊盘氧化物16上的焊盘氮化物18。焊盘氧化物16典型地由热氧化形成,而焊盘氮化物18典型地由化学汽相沉积形成。
焊盘堆叠14的厚度可以依赖于在堆叠中存在的材料层的数目而变化。在附图中说明的实例中,焊盘氧化物16比覆盖的焊盘氮化物18薄。典型地,焊盘氧化物16具有大约3至大约50nm的厚度,其中大约5至大约20nm的厚度更典型。另一方面,焊盘氮化物18典型地具有大约50至大约300nm的厚度,其中大约100至大约200nm的厚度更典型。
硬掩模20在焊盘堆叠14的最上暴露表面上形成;在说明的实施方案中,硬掩模20在焊盘氮化物18的表面上形成。硬掩模20包括使用本领域技术人员众所周知的沉积技术从四乙基原硅酸盐(TEOS)中沉积的绝缘材料例如氧化物。硬掩模20在形成随后的浅槽隔离区时用作形成图案的掩模。硬掩模20的厚度可以依赖于使用的绝缘材料和沉积过程而变化。典型地,硬掩模20具有大约50至大约300nm的厚度,其中大约100至大约200nm的厚度更典型。
接下来,并且如图1B中所示,形成至少一个浅槽隔离区。在附图中,形成两个浅槽隔离区22L和22R。术语“浅槽隔离”表示具有从衬底12的顶面到沟槽开口的底面的测量深度(大约0.5微米或更少)的隔离区域。在刻蚀浅槽隔离区之后,典型地从结构中去除硬掩模20。
使用本领域技术人员众所周知的常规处理形成该至少一个浅槽隔离区22L和22R,包括例如光刻(例如涂敷光刻胶材料、将光刻胶暴露于辐射图案,并且使用常规光刻胶显影剂显影暴露的光刻胶),刻蚀(例如湿法刻蚀、干法刻蚀或其组合)以及沟槽填充。可选地,可以在沟槽填充之前使用沟槽衬垫材料例如氧化物、氮化物或氮氧化物衬垫沟槽。沟槽填充包括由常规技术沉积的第一沟槽电介质材料例如高密度氧化物或TEOS。致密化步骤(例如退火)和/或平面化(例如化学机械抛光)可以可选地在沟槽填充过程之后使用。在使用第一沟槽电介质材料填充沟槽之前,典型地使用本领域技术人员众所周知的C注入过程将C注入到衬底12的子集电极13和集电极(没有显示)中。
接下来,在图1B中提供的结构上形成阻挡掩模(没有显示),使得暴露位于子集电极13上的至少一个浅槽隔离区22L,并且去除区域22L中的第一沟槽电介质使得形成开口24。开口24暴露包括子集电极13的衬底12的表面。阻挡掩模使用本领域技术人员众所周知的常规技术形成,包括例如光刻。
从浅槽隔离区22去除第一沟槽电介质材料的去除步骤包括选择性地去除第一沟槽电介质材料的刻蚀过程。从浅槽隔离区22L选择性地去除第一沟槽电介质材料的刻蚀过程的实例是HF浸渍。注意,阻挡掩模的存在防止第一沟槽电介质材料从另一个浅槽隔离区22R去除。
在从结构中去除阻挡掩模之后,在由开口24提供的暴露侧壁上形成氮化物或氮氧化物隔离物26。隔离物26通过沉积和刻蚀例如反应离子刻蚀形成。在上述步骤执行之后形成的作为结果的结构例如在图1C中显示。注意,图1C中显示的结构表示本发明的最简单实施方案。
接下来,如图1D中所示,耐熔金属硅化物层28在衬底12的暴露部分上,也就是在子集电极13上的开口24中形成。首先通过在衬底12的暴露表面上沉积耐熔金属层来形成耐熔金属硅化物层28。如果衬底12不包含硅,可以在沉积耐熔金属层之前在衬底12的暴露表面上形成硅层。耐熔金属层可以由选择性或非选择性沉积过程形成。当使用选择性沉积过程时,耐熔金属层完全在开口24内形成。当使用非选择性沉积过程时,耐熔金属层还在开口24外部形成。
选择性沉积过程的说明性实例包括但不局限于化学汽相沉积,而非选择性沉积过程的说明性实例包括但不局限于化学汽相沉积(CVD)、等离子增强化学汽相沉积(PECVD)和溅射。
在本发明中使用术语“耐熔金属”表示难以腐蚀或熔化,然而当在高温下与硅反应时能够形成硅化物的含金属的材料(也就是元素金属或金属合金)。可以在本发明中使用的耐熔金属的实例包括但不局限于Ti、Co、W、Ta、Ni和合金。在这里使用的术语“合金”表示元素耐熔金属的混合物以及包含合金添加剂例如Si的元素耐熔金属。高度优选的耐熔金属包括Co、Ta和W,其中W是最优选的,因为它的硅化物能够承受在形成BiCMOS器件时使用的更高温度的加热周期。
在形成耐熔硅化物层28时使用的耐熔金属层的厚度可以根据使用的沉积技术和耐熔金属的类型而变化。典型地,耐熔金属层具有大约5至大约150nm的厚度,其中大约10至大约100nm的厚度更典型。然后,退火包括耐熔金属层的结构以在衬底12的暴露部分上,也就是子集电极13上的开口24中形成耐熔金属硅化物层28。执行退火直到形成的硅化物处于其最低阻抗相中。对于一些耐熔金属例如Ni,需要单个退火步骤以将耐熔金属层转化成低阻抗硅化物层,而对于其他耐熔金属例如Ti和W,使用第一退火步骤以将耐熔金属转化成高阻抗的金属硅化物,然后使用第二退火以将高阻抗金属硅化物转化成其最低阻抗相。
第一退火步骤典型地在大约400℃至大约700℃的温度执行大约1/2分钟至大约30分钟的时间段。第一退火典型地在惰性气体例如He、Ar、Ne、Xe、Kr、N2或其混合物中执行。可以在本发明中使用有或没有保温的单个升温速率,或者可以在本发明中使用有或没有保温的多个升温速率。
在第一退火期间,耐熔金属与硅相互作用并反应以形成耐熔金属硅化物。在相互作用和随后反应期间,消耗大部分耐熔金属和一些硅。
在第一退火之后,利用化学刻蚀剂例如无机酸从结构中去除任何未反应的金属。注意,当使用非选择性沉积过程时,该刻蚀步骤去除开口24外部形成的耐熔金属以及开口24内部的任何未反应金属。
如果需要,现在可以执行第二退火步骤以将先前形成的硅化物转化成较低阻抗硅化物。第二退火步骤典型地在比第一退火步骤高的退火温度下执行。例如,第二退火步骤典型地在大约700℃至大约1100℃的温度下执行大约10秒至大约5分钟的时间段。第二退火步骤也典型地在惰性环境例如结合第一退火步骤在上面提及的那些中执行。也可以使用有或没有保温的单个升温速率,或者多个有或没有保温的升温速率。
上面的步骤,也就是,第一退火、去除未反应的金属以及可选的第二退火在本领域中称作硅化步骤。
如上所述,在形成耐熔金属硅化物28之后的作为结果的结构在图1D中显示。注意,耐熔金属硅化物28包含在开口24内,也就是它不在开口24上延伸。
在硅化物形成之后,形成提供例如图1E中所示结构的第二沟槽电介质材料30。第二沟槽电介质30典型地是氧化物例如TEOS或高密度氧化物。第二沟槽电介质30由常规沉积过程例如CVD或等离子增强CVD形成。第二沟槽电介质30典型地在沉积之后具有大约200至大约600nm的厚度。
接下来,包括第二沟槽电介质30的结构经受平面化过程例如化学机械抛光或研磨,提供图1F中所示基本上平面化的结构。具体地,如所示,第二电介质层30平面化到焊盘堆叠14,也就是焊盘氮化物18的顶面,提供包括第二沟槽电介质30的新的浅槽隔离区22L′。
在平面化过程之后,可以使用本领域技术人员众所周知的常规BiCMOS处理形成HBT和其他器件。例如,在HBT器件区域中,SiGe基极区和包括多晶硅发射极的发射极区可以由常规发射极后基极或发射极前基极处理步骤形成。
包括图1F中所示结构的本发明的HBT结构因衬底12的子集电极13上、浅槽隔离区22L′下面的耐熔金属硅化物28的存在而降低Rc。耐熔金属硅化物28在集电极接触点(没有显示)以及基极接触点(没有显示)下延伸。
图1A-1F说明本发明的一种实施方案。图2A-2E说明本发明的第二实施方案,其中耐熔金属硅化物在包括可选、但是优选的底切区域的开口中形成。本发明的第二实施方案首先从提供本发明的图1B中所示的结构开始。
接下来,含氮化物层32例如氮化硅或氧氮化硅在包括硬掩模20和浅槽隔离区22R和22L的整个结构上形成。含氮化物层32由常规沉积过程例如CVD、PECVD、化学溶液沉积等形成。含氮化物层32具有典型地大约5至大约200nm的厚度,其中大约10至大约100nm的厚度更典型。
然后形成图案的光刻胶34在包括含氮化物层32的结构上形成,提供例如图2A中所示的结构。形成图案的光刻胶34包括位于浅槽隔离区22L上的开口35。包含开口35的形成图案的光刻胶34由光刻形成。
在提供图2A中所示的结构之后,开口35通过刻蚀穿过含氮化物层35以及浅槽隔离区22L的一部分而延伸到浅槽隔离区22L中。注意,形成图案的光刻胶34具有延伸超出浅槽隔离区22L的侧壁之外的侧壁,使得形成图案的光刻胶34保护浅槽隔离区22L的一部分。
用于延伸开口35的刻蚀步骤包括选择性地去除在氧化物上停止的氮化物的第一刻蚀步骤,以及定时且选择性地去除氧化物的第二刻蚀步骤。在一些实施方案中,用于延伸开口35的第一和第二刻蚀步骤可以组合成单个刻蚀步骤,其中首先去除不受形成图案的光刻胶34保护的氮化物层32的暴露部分,并且去除浅槽隔离区22L的底层第一电介质材料的一部分。在使用常规剥离过程的刻蚀之后去除形成图案的光刻胶34。
在延伸开口35的该刻蚀之后,在延伸开口35的暴露侧壁上形成氮化物或氮氧化物隔离物26。包括延伸开口35和隔离物26的作为结果的结构在图2B中显示。注意,隔离物26如上在本发明第一实施方案中所述地形成。
然后利用选择性地去除在衬底12的表面上停止的第一沟槽电介质材料,也就是氧化物的湿法刻蚀过程去除浅槽隔离区22L的剩余第一沟槽电介质。现在可以可选地执行在延伸开口35中提供底切区域36的侧蚀。侧面底切36是优选的,因为它保证硅化物将与发射极区接近。侧蚀可以由湿法化学刻蚀例如含HF的药剂执行。
然后如上所述形成耐熔金属层。图2D显示耐熔金属层(由参考标号27表示)由非选择性沉积过程形成的实施方案。虽然附图绘制耐熔金属层27由非选择性沉积方法形成,第二实施方案也同样包括如上所述的选择性沉积方法。
在所说明的实例中,然后去除开口35外部的耐熔金属层27,提供图2E中所示的结构。然后执行上述处理步骤,也就是硅化物形成、以及第二沟槽电介质材料30形成和平面化,以提供除了装满硅化物的底切区域的存在之外,与图1F中所示类似的基本上平面化的结构。然后可以在包括装满耐熔金属硅化物的底切区域的基本上平面化的结构上执行CMOS处理和双极型晶体管形成。
虽然已经关于其优选实施方案而特别显示和描述了本发明,本领域技术人员应当理解,可以在形式和细节方面进行前述和其他变化而不背离本发明的本质和范围。因此,本发明并不打算局限于描述和说明的确切形式和细节,而是落在附加权利要求的范围内。
Claims (28)
1.一种异质双极型晶体管,包括:
包括至少一个子集电极的衬底;
位于子集电极上的隐埋耐熔金属硅化物层;以及
位于所述隐埋耐熔金属硅化物层的表面上的浅槽隔离区,
其中所述耐熔金属硅化物层延伸超出浅槽隔离区的边缘之外,使得所述耐熔金属硅化物层的一部分存在于底切区域中。
2.根据权利要求1的异质双极型晶体管,其中所述衬底包括从Si、SiGe、SiC、SiGeC、GaAs、InAs、InP、绝缘体上硅、绝缘体上硅锗、以及其他III/V或II/VI化合物半导体构成的组中选择的半导体衬底。
3.根据权利要求2的异质双极型晶体管,其中所述半导体衬底是含Si的。
4.根据权利要求1的异质双极型晶体管,其中所述子集电极是掺杂C的。
5.根据权利要求1的异质双极型晶体管,其中所述浅槽隔离区和所述隐埋耐熔金属硅化物层位于包括氮化物或氮氧化物隔离物的开口中。
6.根据权利要求1的异质双极型晶体管,其中所述耐熔金属硅化物层包括Ti、Co、W、Ta、Ni或上述金属的合金的硅化物。
7.根据权利要求6的异质双极型晶体管,其中所述耐熔金属硅化物层包括Co、Ta或W的硅化物。
8.根据权利要求7的异质双极型晶体管,其中所述耐熔金属硅化物层包括W的硅化物。
9.根据权利要求1的异质双极型晶体管,其中所述浅槽隔离区包括沟槽电介质材料。
10.根据权利要求1的异质双极型晶体管,其中所述耐熔金属硅化物层包括Ti、Co、W、Ta、Ni或上述金属的合金的硅化物。
11.根据权利要求10的异质双极型晶体管,其中所述耐熔金属硅化物层包括Co、Ta或W的硅化物。
12.根据权利要求11的异质双极型晶体管,其中所述耐熔金属硅化物层包括W的硅化物。
13.根据权利要求1的异质双极型晶体管,还包括位于包括所述子集电极的所述衬底上的SiGe基极和多晶硅发射极。
14.一种制造异质双极型晶体管的方法,包括步骤:
在包括子集电极的衬底中形成包含第一沟槽电介质材料的至少一个浅槽隔离区;
从所述至少一个浅槽隔离区中去除所述第一沟槽电介质材料,以形成暴露包括所述子集电极的所述衬底的一部分的开口;
使用侧蚀过程在所述开口中形成底切区域;
在衬底的所述暴露部分上所述开口的一部分中形成耐熔金属硅化物层,使得所述耐熔金属硅化物层位于所述开口内,并且所述耐熔金属硅化物层的一部分存在于底切区域中;以及
在所述开口中所述耐熔金属硅化物层上形成第二沟槽电介质,所述第二沟槽电介质不延伸超出所述开口。
15.根据权利要求14的方法,其中所述至少一个浅槽隔离由光刻、刻蚀和沟槽填充形成。
16.根据权利要求15的方法,其中在所述沟槽填充之后还包括致密化或平面化过程的至少一个。
17.根据权利要求15的方法,还包括在沟槽填充之前将C注入到所述子集电极中。
18.根据权利要求14的方法,其中所述第一沟槽电介质材料的所述去除包括选择性刻蚀过程。
19.根据权利要求14的方法,还包括在去除所述第一沟槽电介质材料和形成所述耐熔金属硅化物的步骤之间形成氮化物或氮氧化物隔离物。
20.根据权利要求14的方法,其中所述形成所述耐熔金属硅化物层包括沉积耐熔金属层和退火。
21.根据权利要求20的方法,还包括在沉积之前形成硅层。
22.根据权利要求20的方法,其中所述沉积包括选择性沉积过程。
23.根据权利要求20的方法,其中所述沉积包括非选择性沉积过程。
24.根据权利要求20的方法,其中所述退火包括第一退火步骤和去除未反应的耐熔金属。
25.根据权利要求24的方法,其中所述第一退火步骤在400℃至700℃的温度执行。
26.根据权利要求24的方法,还包括在未反应的耐熔金属的所述去除之后执行的第二退火步骤。
27.根据权利要求26的方法,其中所述第二退火步骤在700℃至1100℃的温度执行。
28.根据权利要求14的方法,其中所述去除所述第一沟槽电介质材料包括形成保护所述至少一个浅槽隔离区的一部分的形成图案的光刻胶。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/711,479 | 2004-09-21 | ||
US10/711,479 US7002190B1 (en) | 2004-09-21 | 2004-09-21 | Method of collector formation in BiCMOS technology |
PCT/US2005/033851 WO2006034355A2 (en) | 2004-09-21 | 2005-09-20 | METHOD OF COLLECTOR FORMATION IN BiCMOS TECHNOLOGY |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101432892A CN101432892A (zh) | 2009-05-13 |
CN101432892B true CN101432892B (zh) | 2010-08-25 |
Family
ID=35810621
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2005800316215A Expired - Fee Related CN101432892B (zh) | 2004-09-21 | 2005-09-20 | 双极型互补金属氧化物半导体技术中形成集电极的方法 |
Country Status (7)
Country | Link |
---|---|
US (2) | US7002190B1 (zh) |
EP (1) | EP1794806B1 (zh) |
JP (1) | JP5090168B2 (zh) |
KR (1) | KR100961738B1 (zh) |
CN (1) | CN101432892B (zh) |
TW (1) | TWI364795B (zh) |
WO (1) | WO2006034355A2 (zh) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200727367A (en) * | 2005-04-22 | 2007-07-16 | Icemos Technology Corp | Superjunction device having oxide lined trenches and method for manufacturing a superjunction device having oxide lined trenches |
DE102005021932A1 (de) * | 2005-05-12 | 2006-11-16 | Atmel Germany Gmbh | Verfahren zur Herstellung integrierter Schaltkreise |
US8435873B2 (en) * | 2006-06-08 | 2013-05-07 | Texas Instruments Incorporated | Unguarded Schottky barrier diodes with dielectric underetch at silicide interface |
EP2047800A1 (en) | 2006-07-28 | 2009-04-15 | Shimadzu Corporation | Radiographic apparatus |
US7709338B2 (en) * | 2006-12-21 | 2010-05-04 | International Business Machines Corporation | BiCMOS devices with a self-aligned emitter and methods of fabricating such BiCMOS devices |
US20090072355A1 (en) * | 2007-09-17 | 2009-03-19 | International Business Machines Corporation | Dual shallow trench isolation structure |
JP2009099815A (ja) * | 2007-10-18 | 2009-05-07 | Toshiba Corp | 半導体装置の製造方法 |
US9059196B2 (en) | 2013-11-04 | 2015-06-16 | International Business Machines Corporation | Bipolar junction transistors with self-aligned terminals |
US9570564B2 (en) | 2014-08-05 | 2017-02-14 | Globalfoundries Inc. | Self-aligned emitter-base bipolar junction transistor with reduced base resistance and base-collector capacitance |
CN108110051B (zh) * | 2017-12-19 | 2019-11-12 | 上海华力微电子有限公司 | 一种带沟槽结构的双极型晶体管及其制作方法 |
US11640975B2 (en) | 2021-06-17 | 2023-05-02 | Nxp Usa, Inc. | Silicided collector structure |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4589193A (en) * | 1984-06-29 | 1986-05-20 | International Business Machines Corporation | Metal silicide channel stoppers for integrated circuits and method for making the same |
US5319239A (en) * | 1991-08-30 | 1994-06-07 | International Business Machines Corporation | Polysilicon-collector-on-insulator polysilicon-emitter bipolar |
CN1223469A (zh) * | 1997-12-30 | 1999-07-21 | 西门子公司 | 凹进的浅沟槽隔离结构氮化物衬垫及其制造方法 |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4446476A (en) * | 1981-06-30 | 1984-05-01 | International Business Machines Corporation | Integrated circuit having a sublayer electrical contact and fabrication thereof |
JPS6021558A (ja) * | 1983-07-15 | 1985-02-02 | Mitsubishi Electric Corp | バイポ−ラ型半導体集積回路装置 |
JPS60117664A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | バイポ−ラ半導体装置 |
US4549927A (en) * | 1984-06-29 | 1985-10-29 | International Business Machines Corporation | Method of selectively exposing the sidewalls of a trench and its use to the forming of a metal silicide substrate contact for dielectric filled deep trench isolated devices |
US4949151A (en) | 1986-09-24 | 1990-08-14 | Hitachi, Ltd. | Bipolar transistor having side wall base and collector contacts |
JPS63278347A (ja) * | 1987-05-11 | 1988-11-16 | Toshiba Corp | 半導体装置およびその製造方法 |
EP0306213A3 (en) * | 1987-09-02 | 1990-05-30 | AT&T Corp. | Submicron bipolar transistor with edge contacts |
JPH01146361A (ja) * | 1987-12-02 | 1989-06-08 | Fujitsu Ltd | 半導体装置 |
US4987471A (en) * | 1988-03-30 | 1991-01-22 | At&T Bell Laboratories | High-speed dielectrically isolated devices utilizing buried silicide regions |
US4926233A (en) * | 1988-06-29 | 1990-05-15 | Texas Instruments Incorporated | Merged trench bipolar-CMOS transistor fabrication process |
JPH0389524A (ja) * | 1989-08-31 | 1991-04-15 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US5061646A (en) | 1990-06-29 | 1991-10-29 | Motorola, Inc. | Method for forming a self-aligned bipolar transistor |
JPH04106932A (ja) * | 1990-08-27 | 1992-04-08 | Fujitsu Ltd | バイポーラトランジスタの製造方法 |
KR100257517B1 (ko) * | 1997-07-01 | 2000-06-01 | 윤종용 | 고속 바이폴라 트랜지스터 및 그 제조방법 |
JPH11312687A (ja) * | 1998-04-30 | 1999-11-09 | Toshiba Corp | 半導体装置およびその製造方法 |
DE19842106A1 (de) | 1998-09-08 | 2000-03-09 | Inst Halbleiterphysik Gmbh | Vertikaler Bipolartransistor und Verfahren zu seiner Herstellung |
US6251738B1 (en) * | 2000-01-10 | 2001-06-26 | International Business Machines Corporation | Process for forming a silicon-germanium base of heterojunction bipolar transistor |
US6333235B1 (en) | 2000-04-12 | 2001-12-25 | Industrial Technologyresearch Institute | Method for forming SiGe bipolar transistor |
US6271068B1 (en) | 2001-01-08 | 2001-08-07 | Taiwan Semiconductor Manufacturing Company | Method for making improved polysilicon emitters for bipolar transistors on BiCMOS integrated circuits |
US6686252B2 (en) * | 2001-03-10 | 2004-02-03 | International Business Machines Corporation | Method and structure to reduce CMOS inter-well leakage |
US20050250289A1 (en) * | 2002-10-30 | 2005-11-10 | Babcock Jeffrey A | Control of dopant diffusion from buried layers in bipolar integrated circuits |
US6878976B2 (en) * | 2002-03-13 | 2005-04-12 | International Business Machines Corporation | Carbon-modulated breakdown voltage SiGe transistor for low voltage trigger ESD applications |
JP2003303830A (ja) | 2002-04-12 | 2003-10-24 | Nec Electronics Corp | 半導体装置及びその製造方法 |
US6630377B1 (en) | 2002-09-18 | 2003-10-07 | Chartered Semiconductor Manufacturing Ltd. | Method for making high-gain vertical bipolar junction transistor structures compatible with CMOS process |
US7233498B2 (en) | 2002-09-27 | 2007-06-19 | Eastman Kodak Company | Medium having data storage and communication capabilities and method for forming same |
FR2845522A1 (fr) | 2002-10-03 | 2004-04-09 | St Microelectronics Sa | Circuit integre a couche enterree fortement conductrice |
JP3643100B2 (ja) * | 2002-10-04 | 2005-04-27 | 松下電器産業株式会社 | 半導体装置 |
JP3507830B1 (ja) * | 2002-10-04 | 2004-03-15 | 松下電器産業株式会社 | 半導体装置 |
KR100486304B1 (ko) | 2003-02-07 | 2005-04-29 | 삼성전자주식회사 | 자기정렬을 이용한 바이씨모스 제조방법 |
-
2004
- 2004-09-21 US US10/711,479 patent/US7002190B1/en active Active
-
2005
- 2005-09-13 TW TW094131487A patent/TWI364795B/zh not_active IP Right Cessation
- 2005-09-20 WO PCT/US2005/033851 patent/WO2006034355A2/en active Application Filing
- 2005-09-20 EP EP05798479.1A patent/EP1794806B1/en not_active Not-in-force
- 2005-09-20 KR KR1020077006268A patent/KR100961738B1/ko not_active IP Right Cessation
- 2005-09-20 CN CN2005800316215A patent/CN101432892B/zh not_active Expired - Fee Related
- 2005-09-20 JP JP2007532649A patent/JP5090168B2/ja not_active Expired - Fee Related
- 2005-11-29 US US11/288,843 patent/US7491985B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4589193A (en) * | 1984-06-29 | 1986-05-20 | International Business Machines Corporation | Metal silicide channel stoppers for integrated circuits and method for making the same |
US5319239A (en) * | 1991-08-30 | 1994-06-07 | International Business Machines Corporation | Polysilicon-collector-on-insulator polysilicon-emitter bipolar |
CN1223469A (zh) * | 1997-12-30 | 1999-07-21 | 西门子公司 | 凹进的浅沟槽隔离结构氮化物衬垫及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR20070053280A (ko) | 2007-05-23 |
CN101432892A (zh) | 2009-05-13 |
WO2006034355A2 (en) | 2006-03-30 |
JP5090168B2 (ja) | 2012-12-05 |
WO2006034355A3 (en) | 2009-04-16 |
US20060124964A1 (en) | 2006-06-15 |
EP1794806A2 (en) | 2007-06-13 |
TWI364795B (en) | 2012-05-21 |
US7491985B2 (en) | 2009-02-17 |
EP1794806A4 (en) | 2011-06-29 |
KR100961738B1 (ko) | 2010-06-10 |
EP1794806B1 (en) | 2014-07-02 |
US7002190B1 (en) | 2006-02-21 |
JP2008514018A (ja) | 2008-05-01 |
TW200614383A (en) | 2006-05-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101432892B (zh) | 双极型互补金属氧化物半导体技术中形成集电极的方法 | |
CN100411190C (zh) | BiCMOS结构和在BiCMOS工艺中形成基极的方法 | |
CN205452291U (zh) | 双极型晶体管器件 | |
US8067290B2 (en) | Bipolar transistor with base-collector-isolation without dielectric | |
US8048734B2 (en) | Bipolar transistor and method for making same | |
JP4448462B2 (ja) | バイポーラ・トランジスタの製作方法 | |
US6979884B2 (en) | Bipolar transistor having self-aligned silicide and a self-aligned emitter contact border | |
WO2007147691A1 (en) | Bipolar transistor with dual shallow trench isolation and low base resistance | |
US6777302B1 (en) | Nitride pedestal for raised extrinsic base HBT process | |
US6559020B1 (en) | Bipolar device with silicon germanium (SiGe) base region | |
US7855404B2 (en) | Bipolar complementary semiconductor device | |
US20050104127A1 (en) | Bipolar transistor, BiCMOS device, and method for fabricating thereof | |
KR100499212B1 (ko) | 전위 감소 방법 및 SiGe 바이폴라 트랜지스터 | |
US6992338B1 (en) | CMOS transistor spacers formed in a BiCMOS process | |
US7358132B2 (en) | Self-aligned bipolar semiconductor device and fabrication method thereof | |
CN100452426C (zh) | 半导体器件及其制造方法 | |
EP1449254A1 (en) | Heterojunction semiconductor device and method of manufacturing such device | |
CN102479704A (zh) | 制造双极晶体管的方法和双极晶体管 | |
JP2010141044A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
TR01 | Transfer of patent right | ||
TR01 | Transfer of patent right |
Effective date of registration: 20210616 Address after: ottawa Patentee after: Elpis technologies Address before: New York, USA Patentee before: International Business Machines Corp. |
|
CF01 | Termination of patent right due to non-payment of annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100825 Termination date: 20210920 |