JP2009099815A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】本発明の一態様に係る半導体装置の製造方法は、ウェルコンタクト接続領域を有するウェル、および前記ウェル上にトランジスタを形成するための素子領域を有する半導体基板の、前記ウェル上の前記素子領域と前記ウェルコンタクト接続領域との間の領域に溝を形成する工程と、前記溝の少なくとも底面にシリサイド層を形成する工程と、前記シリサイド層を形成した後、前記溝内に絶縁膜を埋め込み、素子分離領域を形成する工程と、を含む。
【選択図】図1
Description
(半導体装置の構成)
図1は、本発明の第1の実施の形態に係る半導体装置の断面図である。この半導体装置1は、単結晶Si等からなる半導体基板2と、半導体基板2に形成されたp−MOSFET領域100およびn−MOSFET領域200と、を有し、p−MOSFET領域100とn−MOSFET領域200は、例えばSTI(Shallow Trench Isolation)構造の第1の素子分離領域3Aにより分離されている。また、p−MOSFET領域100とn型ウェルコンタクト接続領域101aは、例えばSTI構造の第2の素子分離領域3Bにより分離されており、n−MOSFET領域200とp型ウェルコンタクト接続領域201aは、例えばSTI構造の第3の素子分離領域3Cにより分離されている。
図2A(a)〜(d)および図2B(e)〜(g)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。
本発明の第1の実施の形態に係る半導体装置1によれば、第2および第3の素子分離領域3B、3Cの下面から下側面にかけて、半導体基板2との界面に低抵抗部としての第3および第4のシリサイド層107、207を設けているので、p−MOSFET領域100の下部におけるn型ウエル101とn型ウェルコンタクト接続領域101a、およびn−MOSFET領域200の下部におけるp型ウエル201とp型ウェルコンタクト接続領域201aとを低抵抗で接続することができる。なお、第3および第4のシリサイド層107、207は、素子分離領域3B、3Cの側面に形成される部分が第1および第2のソース・ドレイン領域105、205に接触しないように形成する。また、p型とn型とでシリサイド層107、207を同時に形成でき、作り分けする必要がないので、製造工程を簡略化することができる。
本発明の第2の実施の形態は、素子分離領域の底面から内側面の下側にかけて不純物高濃度領域を形成し、さらにシリサイド層を設けた低抵抗部を形成する点において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、簡単のために説明を省略する。
図3は、本発明の第2の実施の形態に係る半導体装置の断面図である。本実施の形態に係る半導体装置1は、第2および第3の素子分離領域3B、3Cの底面から内側面の下側にかけてを覆う不純物高濃度領域としてのイオン注入領域108、208と、イオン注入領域108、208と第2および第3の素子分離領域3B、3Cに接して形成される第3および第4のシリサイド層107、207とを低抵抗部として有する。なお、第1の素子分離領域3Aについては、第1の実施の形態と同様に素子分離とウェル耐圧を確保するために低抵抗化は行わない。
図4A(a)〜(d)、図4B(e)〜(h)、および図4C(i)〜(j)は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図4(a)に示す、半導体基板2へのハードマスク4の形成工程、および図4(b)に示す、溝20、21、22の形成工程については、第1の実施の形態と同様であるので説明を省略する。
本発明の第2の実施の形態に係る半導体装置1によれば、第2および第3の素子分離領域3B、3Cの底面から内側面の下側にかけて、ウェルに含まれる導電型不純物の濃度より高い濃度で導電型不純物を注入したイオン注入領域108、208と、第3および第4のシリサイド層107、207からなる低抵抗部を設けているので、第1の実施の形態と同様にp−MOSFET領域100の下部におけるn型ウエル101とn型ウェルコンタクト接続領域101a、およびn−MOSFET領域200の下部におけるp型ウエル201とp型ウェルコンタクト接続領域201aとを低抵抗で接続することができる。
本発明の第3の実施の形態は、半導体基板2に素子分離領域を形成する際に形成される溝20、21、22の内側面にバリア層を形成する点において第1の実施の形態と異なる。
図5は、本発明の第3の実施の形態に係る半導体装置の断面図である。本実施の形態に係る半導体装置1は、第1、第2、および第3の素子分離領域3A、3B、および3Cの側壁に金属膜のシリサイド化を抑制するバリア層300を有する。
図6A(a)〜(c)および図6B(d)〜(e)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。
本発明の第3の実施の形態に係る半導体装置1によれば、第1の実施の形態で説明した第3および第4のシリサイド層107、207による、p−MOSFET領域100の下部におけるn型ウエル101とn型ウェルコンタクト接続領域101a、およびn−MOSFET領域200の下部におけるp型ウエル201とp型ウェルコンタクト接続領域201aとの低抵抗接続が可能となることに加えて、バリア層300によって溝21、22の内側面全体が一様にシリサイド化されることを抑制することができる。このことにより、半導体基板2の表面近傍に形成されるソース・ドレイン領域と第3および第4のシリサイド層107、207とが接触することがなく、信頼性に優れる半導体装置が得られる。
本発明の第4の実施の形態は、第3の実施の形態で説明したバリア層を設けることなく、溝21、22の底面から内側面の下側に第3および第4のシリサイド層107、207を形成する点において第3の実施の形態と異なる。
図7(a)〜(d)は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図である。
本発明の第4の実施の形態に係る半導体装置1によれば、半導体基板2のエッチングによって溝21、22の内側面の上側を覆うようにハードマスク4が設けられることにより、溝21、22の底面から内側面の下側へ効率良く金属膜6を堆積させることができる。また、バリア層等を設けなくともシリサイド層を溝21、22の底面から内側面の下側に精度良く形成できることから、製造工程の簡略化を図ることができ、製造コストを抑えることができる。
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
(1)半導体基板と、
前記半導体基板中に形成されたウェルコンタクト接続領域を有するウェルと、
前記ウェル上に形成されたトランジスタと、
前記ウェル上の前記トランジスタと前記ウェルコンタクト接続領域との間の領域に形成された素子分離領域と、
前記素子分離領域の底面と前記半導体基板との間に形成されたシリサイド層と、
を有することを特徴とする半導体装置。
(2)前記半導体基板は、前記素子分離領域の少なくとも底面に前記ウェルと同じ導電型の不純物高濃度領域を有することを特徴とする(1)に記載の半導体装置。
2 半導体基板
3A、3B、3C 素子分離領域
6 金属膜
20、21、22 溝
107、207 シリサイド層
Claims (5)
- ウェルコンタクト接続領域を有するウェル、および前記ウェル上にトランジスタを形成するための素子領域を有する半導体基板の、前記ウェル上の前記素子領域と前記ウェルコンタクト接続領域との間の領域に溝を形成する工程と、
前記溝の少なくとも底面にシリサイド層を形成する工程と、
前記シリサイド層を形成した後、前記溝内に絶縁膜を埋め込み、素子分離領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 第1および第2のウェルコンタクト接続領域をそれぞれ有し、互いに導電型の異なる第1および第2のウェル、および前記第1および第2のウェル上に互いに導電型の異なる第1および第2のトランジスタをそれぞれ形成するための素子領域を有する半導体基板の、前記第1のウェル上の前記第1の素子領域と前記第1のウェルコンタクト接続領域との間の領域と、前記第2のウェル上の前記第2の素子領域と前記第2のウェルコンタクト接続領域との間の領域とに、それぞれ第1および第2の溝を同時に形成する工程と、
前記第1および第2の溝の少なくとも底面にシリサイド層を同時に形成する工程と、
前記シリサイド層を形成した後、前記第1および第2の溝内に同時に絶縁膜を埋め込み、素子分離領域をそれぞれ形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記溝の少なくとも底面に不純物を注入することにより不純物高濃度領域を形成する工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記シリサイド層を形成する工程の前に、前記溝の内側面のみに金属と反応しにくい膜を形成する工程を含むことを特徴とする請求項1から3のいずれか1項に記載の半導体装置の製造方法。
- 前記溝を形成する工程は、所定のパターンを有するマスクを用いて異方性エッチングすることにより前記半導体基板をパターニングする工程と、
等方性エッチングにより前記溝の開口幅を前記所定のパターンの開口幅より広くする工程を含むことを特徴とする請求項1から4のいずれか1項に記載の半導体装置の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012160652A (ja) * | 2011-02-02 | 2012-08-23 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
US8710619B2 (en) | 2010-08-30 | 2014-04-29 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9245614B2 (en) | 2011-07-29 | 2016-01-26 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing semiconductor device |
US10297673B2 (en) | 2014-10-08 | 2019-05-21 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices including conductive contacts on source/drains |
US9601586B1 (en) | 2015-11-02 | 2017-03-21 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices, including forming a metal layer on source/drain regions |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62205659A (ja) * | 1986-03-03 | 1987-09-10 | テイ ア−ル ダブリユ− インコ−ポレ−テツド | 埋込み式拡散デバイスの製造方法 |
JPH06216346A (ja) * | 1992-11-30 | 1994-08-05 | Sony Corp | 半導体装置 |
JPH10340998A (ja) * | 1997-04-08 | 1998-12-22 | Toshiba Corp | 半導体装置 |
JP2002208642A (ja) * | 2001-01-09 | 2002-07-26 | Sharp Corp | 半導体装置及びその製造方法と携帯電子機器 |
US20030207527A1 (en) * | 2001-07-03 | 2003-11-06 | Freidoon Mehrad | Flash memory array structure and method of forming |
WO2006034355A2 (en) * | 2004-09-21 | 2006-03-30 | International Business Machines Corporation | METHOD OF COLLECTOR FORMATION IN BiCMOS TECHNOLOGY |
US7211845B1 (en) * | 2004-04-19 | 2007-05-01 | Qspeed Semiconductor, Inc. | Multiple doped channel in a multiple doped gate junction field effect transistor |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4589193A (en) * | 1984-06-29 | 1986-05-20 | International Business Machines Corporation | Metal silicide channel stoppers for integrated circuits and method for making the same |
JPH05251647A (ja) | 1992-03-05 | 1993-09-28 | Hitachi Ltd | 半導体集積回路装置 |
JPH09213786A (ja) | 1996-02-07 | 1997-08-15 | Sony Corp | 半導体デバイスの素子分離方法及びcmos装置 |
US7391815B2 (en) * | 2001-12-06 | 2008-06-24 | Pulse-Link, Inc. | Systems and methods to recover bandwidth in a communication system |
US7238563B2 (en) * | 2003-03-10 | 2007-07-03 | Kabushiki Kaisha Toshiba | Semiconductor device having isolation region and method of manufacturing the same |
DE10314503B4 (de) * | 2003-03-31 | 2008-07-31 | Advanced Micro Devices, Inc., Sunnyvale | Verbesserte integrierte Halbleiterstruktur für Zuverlässigkeitsprüfungen von Dielektrika |
-
2007
- 2007-10-18 JP JP2007270757A patent/JP2009099815A/ja active Pending
-
2008
- 2008-10-17 US US12/253,289 patent/US7868412B2/en not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62205659A (ja) * | 1986-03-03 | 1987-09-10 | テイ ア−ル ダブリユ− インコ−ポレ−テツド | 埋込み式拡散デバイスの製造方法 |
JPH06216346A (ja) * | 1992-11-30 | 1994-08-05 | Sony Corp | 半導体装置 |
JPH10340998A (ja) * | 1997-04-08 | 1998-12-22 | Toshiba Corp | 半導体装置 |
JP2002208642A (ja) * | 2001-01-09 | 2002-07-26 | Sharp Corp | 半導体装置及びその製造方法と携帯電子機器 |
US20030207527A1 (en) * | 2001-07-03 | 2003-11-06 | Freidoon Mehrad | Flash memory array structure and method of forming |
US7211845B1 (en) * | 2004-04-19 | 2007-05-01 | Qspeed Semiconductor, Inc. | Multiple doped channel in a multiple doped gate junction field effect transistor |
WO2006034355A2 (en) * | 2004-09-21 | 2006-03-30 | International Business Machines Corporation | METHOD OF COLLECTOR FORMATION IN BiCMOS TECHNOLOGY |
JP2008514018A (ja) * | 2004-09-21 | 2008-05-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ヘテロバイポーラ・トランジスタ(HBT)およびその製作方法(BiCMOS技術におけるコレクタ形成方法) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8710619B2 (en) | 2010-08-30 | 2014-04-29 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
JP2012160652A (ja) * | 2011-02-02 | 2012-08-23 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
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US7868412B2 (en) | 2011-01-11 |
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