JP2023552930A - Ｎ／ｐ境界構造を有するナノシート半導体デバイス - Google Patents

Ｎ／ｐ境界構造を有するナノシート半導体デバイス Download PDF

Info

Publication number
JP2023552930A
JP2023552930A JP2022563104A JP2022563104A JP2023552930A JP 2023552930 A JP2023552930 A JP 2023552930A JP 2022563104 A JP2022563104 A JP 2022563104A JP 2022563104 A JP2022563104 A JP 2022563104A JP 2023552930 A JP2023552930 A JP 2023552930A
Authority
JP
Japan
Prior art keywords
layer
nanosheet
type
sacrificial layer
stack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022563104A
Other languages
English (en)
Inventor
シエ、ルイロン
チャン、ジンギュン
ミャオ、シン
レズニチェク、アレクサンダー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2023552930A publication Critical patent/JP2023552930A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Figure 2023552930000001
ナノシート電界効果トランジスタ（ＦＥＴ）デバイスを製造する方法が提供される。本方法は、基板上に、第１のタイプの犠牲層と活性半導体層との交互層を含む複数のナノシート・スタックを形成することを含む。本方法は、ナノシート・スタックの側壁に第１のタイプの犠牲層を形成することと、次いで、隣接するナノシート・スタックの第１のタイプの犠牲層の側壁部分間に誘電体ピラーを形成することと、次いで、第１のタイプの犠牲層を除去することとを含む。本方法はまた、ナノシート・スタックのうちの第１のナノシート・スタックについて第１のタイプの犠牲層を除去することによって形成された空間にＰＷＦＭ層を形成することを含み、ナノシート・スタックのうちの隣接する第２のナノシート・スタックについて第１のタイプの犠牲層を除去することによって形成された空間にＮＷＦＭ層を形成することを含む。

Description

本開示は、半導体デバイスのための製造方法および結果として得られる構造に関する。より詳細には、本開示は、ナノシート電界効果トランジスタ（ＦＥＴ）のための製造方法および結果として得られる構造に関する。
特定の半導体デバイス製造プロセスでは、ｎ型電界効果トランジスタ（ｎＦＥＴ）およびｐ型電界効果トランジスタ（ｐＦＥＴ）などの多数の半導体デバイスが単一のウエハ上に製造される。非プレーナ・トランジスタ・デバイス・アーキテクチャ（例えば、フィン型ＦＥＴ（ＦｉｎＦＥＴ）およびナノシートＦＥＴ）は、プレーナ・トランジスタよりも高いデバイス密度および高い性能を提供することができる。半導体集積回路（ＩＣ）またはチップあるいはその両方が小さくなるにつれて、積層ナノシートの半導体デバイスへの実装が増加している。
ナノシートは、一般に、約１ナノメートル（ｎｍ）～約１００ｎｍのオーダの厚さ範囲を有する２次元ナノ構造を指し、これらは、従来のプレーナ型半導体デバイスと比較してフットプリントを低減した非プレーナ型半導体デバイスの製造を容易にすることができる。
例えば、ナノシート・トランジスタは、従来のプレーナＦＥＴとは対照的に、デバイスのフットプリントを低減し、チャネル電流の制御を向上させるために、複数の積層されたナノシート・チャネル領域の全周を取り巻くゲート・スタックを含む。ナノシート・トランジスタは、ナノシート・チャネル領域の完全空乏化も可能にし、短チャネル効果を低減する。したがって、ナノシートおよびナノワイヤは、半導体トランジスタデバイスのフットプリントを７ナノメートル以下に低減するための実現可能な選択肢と考えられる。
本開示の実施形態は、ナノシート電界効果トランジスタ（ＦＥＴ）デバイスを製造する方法に関する。特に、特定の実施形態は、基板上に、第１のタイプの犠牲層と活性半導体層との交互層を含む複数のナノシート・スタックを形成することを含む。本方法は、ナノシート・スタックの側壁に第１のタイプの犠牲層を形成することと、次いで、隣接するナノシート・スタックの第１のタイプの犠牲層の側壁部分間に誘電体ピラーを形成することと、次いで、第１のタイプの犠牲層を除去することとを含む。本方法はまた、ナノシート・スタックのうちの第１のナノシート・スタックについて第１のタイプの犠牲層を除去することによって形成された空間にＰＷＦＭ層を形成することを含み、ナノシート・スタックのうちの隣接する第２のナノシート・スタックについて第１のタイプの犠牲層を除去することによって形成された空間にＮＷＦＭ層を形成することを含む。
他の実施形態は、ナノシートＦＥＴデバイスに関する。ナノシートＦＥＴデバイスは、基板と、基板上に形成された複数のナノシート・スタックとを含む。ナノシート・スタックのうちの第１のナノシート・スタックは、ＰＷＦＭ層と活性半導体層との交互層を含む。ナノシート・スタックのうちの隣接する第２のナノシート・スタックは、ＮＷＦＭ層と活性半導体層との交互層を含む。ＰＷＦＭ層およびＮＷＦＭ層は、それぞれのナノシート・スタックの側壁にも形成されている。ナノシートＦＥＴデバイスはまた、ＰＷＦＭ層の側壁部分と隣接するナノシート・スタックのＮＷＦＭ層の側壁部分との間に形成された誘電体ピラーを含み、誘電体ピラーは、基板からナノシート・スタックの上面より上のレベルまで延在している。
上記の概要は、本開示のそれぞれの例示された実施形態またはすべての実施態様を説明することは意図されていない。
本出願に含まれる図面は、本明細書に組み込まれ、その一部を形成する。これらの図面は、本開示の実施形態を例示し、説明と共に、本開示の原理を説明する。図面は、特定の実施形態の例示に過ぎず、本開示を限定するものではない。
実施形態による、半導体製造プロセス・フローの中間段階における半導体ナノシート・デバイスの上面図である。 実施形態による、図１Ａの線Ｙに沿ってとられた図１Ａの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図１Ｂの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図１Ｃの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｘに沿ってとられた図１Ｄの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図１Ｄの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｚに沿ってとられた図１Ｄの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｘに沿ってとられた図２Ａの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図２Ｂの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｚに沿ってとられた図２Ｃの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｘに沿ってとられた図３Ａの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図３Ｂの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｚに沿ってとられた図３Ｃの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｘに沿ってとられた図４Ａの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図４Ｂの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｚに沿ってとられた図４Ｃの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｘに沿ってとられた図５Ａの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図５Ｂの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｚに沿ってとられた図５Ｃの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｘに沿ってとられた図６Ａの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図６Ｂの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｚに沿ってとられた図６Ｃの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｘに沿ってとられた図７Ａの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図７Ｂの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｚに沿ってとられた図７Ｃの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｘに沿ってとられた図８Ａの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図８Ｂの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｚに沿ってとられた図８Ｃの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｘに沿ってとられた図９Ａの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図９Ｂの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｚに沿ってとられた図９Ｃの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｘに沿ってとられた図１０Ａの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図１０Ｂの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｚに沿ってとられた図１０Ｃの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｘに沿ってとられた図１１Ａの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図１１Ｂの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｚに沿ってとられた図１１Ｃの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｘに沿ってとられた図１２Ａの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図１２Ｂの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｚに沿ってとられた図１２Ｃの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｘに沿ってとられた図１３Ａの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図１３Ｂの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｚに沿ってとられた図１３Ｃの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｘに沿ってとられた図１４Ａの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図１４Ｂの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｚに沿ってとられた図１４Ｃの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｘに沿ってとられた図１５Ａの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図１５Ｂの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｚに沿ってとられた図１５Ｃの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｘに沿ってとられた図１５Ａの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図１５Ｂの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｚに沿ってとられた図１５Ｃの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｘに沿ってとられた図１７Ａの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図１７Ｂの半導体ナノシート・デバイスの断面図である。 実施形態による、追加の製造操作後の、図１Ａの線Ｚに沿ってとられた図１７Ｃの半導体ナノシート・デバイスの断面図である。
本開示は、水平に積層されたゲート・オール・アラウンド（ＧＡＡ）ナノシート構造（例えば、ナノシート電界効果トランジスタ（ＦＥＴ）デバイス）およびナノシート構造を製造する方法について説明する。特に、本開示は、ネガティブＦＥＴ（ＮＦＥＴ）とポジティブＦＥＴ（ＰＦＥＴ）間（すなわち、Ｎ－２－Ｐ）境界が改善されたナノシートＦＥＴデバイスについて説明する。
本明細書では、関連する図面を参照して本開示の様々な実施形態について説明する。本開示の範囲から逸脱することなく、代替の実施形態を考案することができる。以下の説明および図面において、要素間の様々な接続および位置関係（例えば、上、下、隣接など）が記載されていることに留意されたい。これらの接続または位置関係あるいはその両方は、別段の指定がない限り、直接的または間接的であってもよく、本開示は、この点において限定することは意図されていない。したがって、エンティティの結合は、直接的または間接的な結合のいずれかを指すことができ、エンティティ間の位置関係は、直接的または間接的な位置関係とすることができる。間接的な位置関係の例として、本明細書における層「Ｂ」の上に層「Ａ」を形成することへの言及は、層「Ａ」および層「Ｂ」の関連する特性および機能性が中間層によって実質的に変化しない限り、１つまたは複数の中間層（例えば、層「Ｃ」）が層「Ａ」と層「Ｂ」との間にある状況を含む。
以下の定義および略語は、特許請求の範囲および本明細書の解釈のために使用される。本明細書で使用される場合、用語「備える（comprise）」、「備えている（comprising）」、「含む（include）」、「含んでいる（including）」、「有する（has）」、「有している（having）」、「含有する（contains）」もしくは「含有している（containing）」またはそれらの任意の他の変形は、非排他的な包含をカバーすることが意図されている。例えば、要素のリストを含む組成物、混合物、プロセス、方法、物品、または装置は、必ずしもそれらの要素のみに限定されず、明示的に列挙されていない、またはそのような組成物、混合物、プロセス、方法、物品、もしくは装置に固有の他の要素を含むことができる。
以下の説明の目的のために、用語「上」、「下」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」、およびそれらの派生語は、図面において配向されているような、説明される構造および方法に関連するものとする。「上にある（overlying）」、「の上に（atop）」、「上に（on top）」、「上に位置する（positioned on）」または「の上に位置する（positioned atop）」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素上に存在し、界面構造などの介在要素が第１の要素と第２の要素との間に存在し得ることを意味する。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、２つの要素の界面において中間の導電層、絶縁層または半導体層なしに接続されることを意味する。例えば、「第２の要素に対して選択的な第１の要素」のような「に対して選択的な」という用語は、第１の要素をエッチングすることができ、第２の要素がエッチ・ストップとして作用することができることを意味することに留意されたい。
簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）の製造に関連する従来の技術については、本明細書で詳細に説明する場合もあれば、説明しない場合もある。さらに、本明細書に記載される様々なタスクおよびプロセス・ステップは、本明細書で詳細に説明されない追加のステップまたは機能を有する、より包括的な手順またはプロセスに組み込むことができる。特に、半導体デバイスおよび半導体ベースのＩＣの製造における様々なステップはよく知られており、したがって、簡潔にするために、多くの従来のステップは、本明細書では簡潔に言及されるだけであるか、またはよく知られているプロセスの詳細を提供することなく完全に省略される。
一般に、ＩＣにパッケージングされるマイクロチップを形成するために使用される様々なプロセスは、４つの一般的なカテゴリ、すなわち、膜堆積、除去／エッチング、半導体ドーピング、およびパターニング／リソグラフィに分類される。堆積は、ウエハ上に材料を成長させ、コーティングし、またはその他の方法で転写させる任意のプロセスである。利用可能な技術としては、とりわけ、物理的気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、およびより最近では原子層堆積（ＡＬＤ）が挙げられる。除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（湿式または乾式のいずれか）、および化学機械平坦化（ＣＭＰ）などが挙げられる。半導体ドーピングは、一般に拡散またはイオン注入あるいはその両方によって、例えばトランジスタのソースおよびドレインをドーピングすることによって電気的特性を変更することである。これらのドーピング・プロセスに続いて、炉アニールまたは急速熱アニール（ＲＴＡ）が行われる。アニーリングは、注入されたドーパントを活性化させる働きをする。導体（例えば、ポリシリコン、アルミニウム、銅など）および絶縁体（例えば、様々な形態の二酸化ケイ素、窒化ケイ素など）の両方の膜を使用して、トランジスタおよびそれらの構成要素を接続および分離する。半導体基板の様々な領域を選択的にドーピングすることにより、電圧の印加によって基板の導電性を変化させることができる。これらの様々な構成要素の構造を作成することによって、何百万ものトランジスタを構築し、一緒に配線して、現代のマイクロ電子デバイスの複雑な回路を形成することができる。半導体リソグラフィは、半導体基板上に３次元レリーフ像またはパターンを形成し、その後そのパターンを基板に転写することである。半導体リソグラフィでは、パターンは、フォトレジストと呼ばれる感光性ポリマによって形成される。トランジスタを構成する複雑な構造と、回路の何百万ものトランジスタを接続する多数のワイヤとを構築するために、リソグラフィおよびエッチング・パターン転写ステップが複数回繰り返される。ウエハ上に印刷される各パターンは、以前に形成されたパターンに位置合わせされ、導体、絶縁体および選択的にドープされた領域が徐々に構築されて、最終的なデバイスが形成される。
ここで、本開示の態様に、より具体的に関連する技術の概要に目を向けると、半導体ナノシート・デバイスは、典型的には、チャネルとして機能する１つまたは複数の懸架されたナノシートを含む。ソース／ドレイン・エピタキシ構造をウエハの表面から成長させて、ナノシートの両端部に接触させるために、典型的にはエピタキシャル・プロセスが行われる。次いで、ソース／ドレイン・エピタキシ構造の上面に、典型的には、金属ソース／ドレイン・コンタクトを形成して、デバイスの最終的なソース／ドレイン・コンタクトを設ける。製造のトレンドが半導体デバイスのフットプリントを縮小し続けることを目指すにつれ、ソース／ドレイン・エピタキシ構造の上面と金属ソース／ドレイン・コンタクトの下面との間の総接触面積が低減される。
図中の流れ図および断面図は、様々な実施形態によるナノシートＦＥＴデバイスを製造する方法を示す。一部の代替の実施態様では、製造ステップは、図に記されている順序とは異なる順序で行われてもよく、特定の追加の製造ステップが、図に記されているステップの間に実施されてもよい。さらに、図に描かれた層状構造のいずれもが、複数の副層を含んでもよい。
ここで、同様の数字が同一または類似の要素を表す図面を参照し、まず図１Ａを参照すると、製造プロセスの中間段階における半導体ナノシート・デバイス１００の上から見た図が示されている。図１Ａに示すように、いくつかの切断線Ｘ、Ｙ、およびＺが図示されており、本明細書では、これらは、異なる視点から製造プロセスのいくつかの段階における半導体ナノシート・デバイス１００の断面図を説明するために使用される。半導体ナノシート・デバイス１００は、ｐ型半導体電界効果トランジスタ（ＰＦＥＴ）領域およびｎ型半導体電界効果トランジスタ（ＮＦＥＴ）領域を含むシリコン・ベースの基板（図１Ｂ、要素１０２参照）を含む。したがって、特定の実施形態では、シリコン・ベースの基板１０２は、ＰＦＥＴ領域およびＮＦＥＴ領域を形成するために、異なる領域に異なる材料がドープされる。デバイスは、ナノシート・スタック１５０（図２Ａ参照）を含み、これについては、図１Ｂを参照してさらに詳細に説明する。図１Ａに示す半導体ナノシート・デバイス１００は、ダミー・ゲート２０２も含む。このダミー・ゲート２０２は、図８Ａおよび図８Ｂを参照して以下でさらに説明するように、後で除去される。
ここで図１Ｂを参照すると、この図は、製造プロセスの中間段階における図１Ａの半導体ナノシート・デバイス１００の線Ｙに沿ってとられた断面図を示す。図１Ａに関して上述したように、半導体ナノシート・デバイス１００は、ＰＦＥＴ領域およびＮＦＥＴ領域を有するシリコン・ベースの基板１０２を含む。特定の実施形態では、第１のタイプの犠牲層１０６を含む多層ナノシート・スタック１５０（図２Ａも参照）が形成され、その後、第２のタイプの犠牲層１０８と活性半導体層１１０の交互層が形成され、その後、別の第１のタイプの犠牲層１０６が形成される。第１のタイプの犠牲層１０６は、基板１０２の上面に直接形成される。一例では、第１のタイプの犠牲層１０６は、６５％のシリコン・ゲルマニウム（ＳｉＧｅ６５）で構成されている。次いで、第１タイプの犠牲層１０６の上面に第２のタイプの犠牲層１０８が形成される。一例では、第２のタイプの犠牲層１０８は、３０％のシリコン・ゲルマニウム（ＳｉＧｅ３０）で構成されている。次に、活性半導体層１１０が第２のタイプの犠牲層１０８の上面に形成される。一例において、活性半導体層１１０は、シリコンで構成されている。第２のタイプの犠牲層１０８と活性半導体層１１０のうちのいくつかの追加の層が交互に形成される。図１Ｂに示す例では、交互に形成された合計４つの第２のタイプの犠牲層１０８と３つの活性半導体層１１０とがある。しかしながら、任意の適切な数の交互層が形成されてもよいことを理解されたい。別の第１のタイプの犠牲層１０６は、最上部の第２のタイプの犠牲層１０８の上面に形成される。
第１のタイプの犠牲層１０６は、第１の半導体材料で構成され、第２のタイプの犠牲層１０８は、第２の半導体材料で構成され、活性半導体層１１０は、第３の半導体材料で構成され、第１、第２、および第３の半導体材料は、互いに異なる。例えば、第１のタイプの犠牲層１０６は、６５％のシリコン・ゲルマニウム（ＳｉＧｅ６５）で構成され、第２のタイプの犠牲層１０８は、３０％のシリコン・ゲルマニウム（ＳｉＧｅ３０）で構成され、活性半導体層１１０は、シリコン（Ｓｉ）で構成されている。上記の例で説明したシリコン・ゲルマニウム濃度は３０％および６５％であるが、図３Ａ、図３Ｂ、および図３Ｃに関して以下でさらに詳細に説明するように、これらの濃度は、第２のタイプの犠牲層１０８を除去することなく（すなわち、選択的に）第１のタイプの犠牲層１０６の選択的除去を可能にするのに十分な差がある限り、他の量であってもよいことを理解されたい。
特定の実施形態では、第１のタイプの犠牲層１０６および第２のタイプの犠牲層１０８は、例えば、約３ｎｍ～約２０ｎｍの範囲の垂直方向厚さを有する。特定の実施形態において、活性半導体層１１０は、例えば、約３ｎｍ～約１０ｎｍの範囲の垂直方向厚さを有する。合計９つの層が図示されているが、ナノシート・スタック１５０は、任意の適切な数の層を含むことができることを理解されたい。３～２０ｎｍの範囲が例示的な厚さの範囲として挙げられているが、これらの層の他の厚さが使用されてもよい。
特定の実施形態では、ＨＮＳ－ＦＥＴに関連付けられた寄生容量を低減し、回路速度を向上させるために、ナノシートのスタックにおいて隣接するナノシート層間の垂直間隔（ＶＳＰ）を小さくすることが望ましいことがある。例えば、ＶＳＰ（第１のナノシート層の底面と隣接する第２のナノシート層の頂面との間の距離）は、５ｎｍ～１５ｎｍの範囲であってもよい。しかしながら、ＶＳＰは、その後形成されるゲート・スタックをその間の空間に収容するのに十分な値でなければならない。ゲート・スタックは、一般に、デバイスのしきい値電圧（Ｖｔ）を設定する仕事関数金属（ＷＦＭ）と、ＷＦＭをナノシートから分離する高κゲート誘電体材料と、実効的な仕事関数（ｅＷＦ）をさらに微調整するために、またはゲート・スタックを通るナノシートの平面に平行な方向の電流に関連付けられた所望の抵抗値を達成するために、あるいはその両方のために望まれることがある他の金属とを含む。
図１Ｂにおいて、第１のタイプの犠牲層１０６、第２のタイプの犠牲層１０８、および活性半導体層１１０を形成するために、複数のエピタキシャル成長プロセスを行うことができる。基板１０２の上面に直接ＳｉＧｅ６５の第１のタイプの犠牲層１０６を実現するために、例えば、まずＳｉ基板の上面に、または最初のシリコン・オン・インシュレータ（ＳＯＩ）層（図示せず）の上にＳｉＧｅ６５層をエピタキシャル成長させ、続いて、ＳｉＧｅ凝結を行う。このようにして、図１Ｂに示すように、基板１０２の上面に単一の最初のＳｉＧｅ６５の第１のタイプの犠牲層１０６が形成される。最初のＳｉＧｅ６５の第１のタイプの犠牲層１０６を形成した後、この第１のタイプの犠牲層１０６の上面に、ＳｉＧｅ３０の第２のタイプの犠牲層１０８を形成する。次いで、最初の第２のタイプの犠牲層１０８の上面に、第１の活性半導体層１１０をエピタキシャル成長させる。その後、追加のエピタキシャル成長プロセスを行って、図１Ｂに示すように、最初の第１のタイプの犠牲層１０６、それに続く交互の一連の第２のタイプの犠牲層１０８と活性半導体層１１０、それに続く最後の第１のタイプの犠牲層１０６を含むナノシート・スタック１５０（図２Ａ参照）としての多層構造を形成することができる。
再び図１Ｂを参照すると、ナノシート・スタック１５０（例えば、１０６、１０８および１１０の層のすべて）の形成に続いて、ナノシート・パターニングのためにハードマスク・キャップ１１２が形成される。ハードマスク・キャップ１１２は、窒化ケイ素（ＳｉＮ）を含むがこれに限定されない様々な窒化物材料で構成することができる。次いで、半導体ナノシート・デバイス１００にフィン・エッチング・プロセスを施して、基板１０２の一部を露出させる。フィン・エッチング・プロセスは、例えば、リソグラフィ・パターニング・プロセスと、それに続く指向性反応性イオン・エッチング（ＲＩＥ）プロセスとを使用して達成され、このプロセスは、ハードマスク・キャップ１１２によって覆われていない第１のタイプの犠牲層１０６、第２のタイプの犠牲層１０８、および活性半導体層１１０の部分を除去することが可能である。ＲＩＥは、例えば、ホウ素系化学物質または塩素系化学物質を使用することができ、基板を攻撃することなく、第１のタイプの犠牲層１０６、第２のタイプの犠牲層１０８、および活性半導体層１１０の露出部分を選択的にリセスする。
上述のナノシート・パターニング・プロセスに続いて、半導体ナノシート・デバイス１００に対して、ボックス・アイソレーション技術（box isolation technique）としても知られているシャロー・トレンチ・アイソレーション（ＳＴＩ）が行われる。一般に、ＳＴＩは、隣接する半導体デバイス構成要素間の電流リークを防止する集積回路特徴である。ＳＴＩは、一般に、２５０ナノメートル以下のＣＭＯＳプロセス技術ノードで使用される。一般に、ＳＴＩプロセスは、シリコン基板１０２にトレンチのパターンをエッチングし、次いで１つまたは複数の誘電体材料（二酸化ケイ素など）を堆積させてトレンチを充填し、ＳＴＩ領域１０４を形成することを含む。
ここで図１Ｃを参照すると、この図は、実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図１Ｂの半導体ナノシート・デバイス１００の断面図を示す。図１Ｃに示すように、第２のタイプの犠牲層１０８の追加の層（例えば、ＳｉＧｅ３０）を、以前に形成された第２のタイプの犠牲層１０８、活性半導体層１１０、および最後の（すなわち、最上部の）第１のタイプの犠牲層１０６の側壁に沿って共形に堆積させる。特定の実施形態では、第２のタイプの犠牲層１０８の追加の材料は、ＳＴＩ領域１０４の上面の一部を覆う。特定の実施形態では、水平表面から層１０８を除去するために、異方性反応性イオン・エッチング（ＲＩＥ）が行われる。
ここで図１Ｄを参照すると、この図は、実施形態による、追加の製造操作後の、図１Ａの線Ｙに沿ってとられた図１Ｃの半導体ナノシート・デバイス１００の断面図を示す。特に、図１Ｄでは、ハードマスク・キャップ１１２は、当業者に知られている任意の適切な方法によって除去されている。例えば、第１の指向性ＲＩＥプロセスまたは熱リンのような等方性湿式エッチングを行って、ハードマスク・キャップ１１２を除去し、下にあるナノシート・スタック１５０を露出させることができる。
ここで図２Ａおよび図２Ｂを参照すると、これらの図は、実施形態による、追加の製造操作後の、図１Ａの線ＸおよびＹにそれぞれ沿ってとられた図１Ｄの半導体ナノシート・デバイス１００の断面図を示す。図２Ａにおいて、ダミー・ゲート２０２は、当業者に知られている任意の適切な堆積技術によって形成される。一例では、ダミー・ゲート２０２は、薄いＳｉＯ２層を堆積させ、続いてアモルファスＳｉ（ａ－Ｓｉ）の層を堆積させることによって形成される。ダミー・ゲート２０２は、図１Ａの上面図にも示されている。ダミー・ゲート２０２の堆積に続いて、ハードマスク層２０４が形成される。ハードマスク層２０４パターンの形成後、ハードマスク層２０４によって覆われていないダミー・ゲート２０２の部分を除去するために、リソグラフィ・パターニングおよびエッチングが行われる。ダミー・ゲート２０２の除去は、図２Ａの断面図では明らかであるが、図２Ｂでは明らかではない。ダミー・ゲート２０２の部分の除去は、図１Ａの上から見た図でも見ることができ、Ｘ切断線は、ダミー・ゲート２０２の３つの部分を通過し、Ｙ切断線は、エッチング・プロセスによって除去されたダミー・ゲートの部分がない。ダミー・ゲート２０２は、以下で詳細に論じるように、後で除去される。
ここで図２Ｃを参照すると、この図は、実施形態による、追加の製造操作後の、図１Ａの線Ｚに沿ってとられた図１Ｂの半導体ナノシート・デバイスの断面図を示す。図２Ｃでは、ＳＴＩ領域１０４の一部は、下側の第１のタイプの犠牲層１０６（例えば、ＳｉＧｅ６５）の側壁部分を露出させるようにリセスされている。ＳＴＩ領域１０４の厚さの一部が除去されるため、第２のタイプの犠牲層１０８（例えば、ＳｉＧｅ３０）の下側部分も露出する。
ここで図３Ａを参照すると、この図は、実施形態による、追加の製造操作後の、図１Ａの線Ｘに沿ってとられた図２Ａの半導体ナノシート・デバイスの断面図を示す。特に、製造プロセスのこの段階では、第１のタイプの犠牲層１０６が除去されている。したがって、図３Ａに示すように、基板１０２と最下部の第２のタイプの犠牲層１０８との間に空隙（void space）が存在し、最上部の第２のタイプの犠牲層１０８とダミー・ゲート２０２との間にも空隙が存在する。
ここで図３Ｂを参照すると、この図は、図３Ａと同じ製造段階での、図１Ａの線Ｙに沿った半導体ナノシート・デバイス１００の断面図を示す。この図では、第１のタイプの犠牲層１０６が除去された後、基板１０２と最下部の第２のタイプの犠牲層１０８との間にも空隙が存在し、最上部の第２のタイプの犠牲層１０８とダミー・ゲート２０２との間にも空隙が存在する。第１のタイプの犠牲層１０６の除去後、多層ナノシート・スタック１５０（図３Ａも参照）は、ＳＴＩ領域１０４およびダミー・ゲート２０２によって（すなわち、第１のタイプの犠牲層１０６の除去によって生成された空隙にも関わらず）物理的に支持されることを理解されたい。
ここで図３Ｃを参照すると、この図は、図３Ａおよび図３Ｂと同じ製造段階での、図１Ａの線Ｚに沿った半導体ナノシート・デバイス１００の断面図を示す。上述したように、製造プロセスのこの段階では、第１のタイプの犠牲層１０６が除去されている。したがって、図３Ｃに示すように、基板１０２と最下部の第２のタイプの犠牲層１０８との間に空隙が存在し、隣接するナノシート・スタック１５０間にも空隙が存在する（図２Ａも参照）。
ここで図４Ａ、図４Ｂ、および図４Ｃを参照すると、これらの図は、実施形態による、追加の製造操作後の、図１Ａの切断線Ｘ、ＹおよびＺにそれぞれ沿ってとられた図３Ａ、図３Ｂ、および図３Ｃの半導体ナノシート・デバイス１００の断面図を示す。特に、スペーサ４０２が形成されている（図１Ａも参照）。スペーサ４０２は、二重の機能を有する。特定の位置において、スペーサ４０２は、その後の半導体処理ステップを可能にするためのスペーサとして単に機能する。他の位置では、スペーサ４０２層は、第２のタイプの犠牲層１０８の半導体材料と基板１０２のシリコン材料との間の電気的接触を防止するための絶縁層としても機能する。第１のタイプの犠牲層１０６を除去する前は、第１のタイプの犠牲層１０６の半導体材料が、基板１０２の半導体材料および第２のタイプの犠牲層１０８の半導体材料の両方に直接接触するという問題があった。このスペーサ４０２は、第１のタイプの犠牲層１０６の除去によって生じた、以前に生成された空隙を充填し、したがって、第１のタイプの犠牲層１０６の半導体材料を絶縁材料（すなわち、誘電体材料）で置き換えることによって、ゲート電極およびナノシート・スタック１５０と基板１０２との電気的接触を防止する。特定の実施形態では、スペーサ４０２の材料は、ＳｉＮ、ＳｉＯ、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＣＯなどの誘電体材料である。スペーサ４０２ライナを共形に堆積させた後、異方性エッチングを施して、露出した水平面からスペーサを除去する。
ここで図５Ａ、図５Ｂ、および図５Ｃを参照すると、これらの図は、実施形態による、追加の製造操作後の、図１Ａの切断線Ｘ、Ｙ、およびＺにそれぞれ沿ってとられた図４Ａ、図４Ｂ、および図４Ｃの半導体ナノシート・デバイス１００の断面図を示す。まず、図５Ａに示すように、スペーサ４０２間のナノシート・スタック１５０の部分がエッチング除去されて（すなわち、リセスされて）、当初はスペーサ４０２の側壁に対応していたナノシート・スタック１５０の側壁を露出させる。
その後の製造ステップにおいて、図５Ａおよび図５Ｃに示すように、第２のタイプの犠牲層１０８の一部が選択的にエッチ・バックされる。図５Ｃでは、この位置で、第２のタイプの犠牲層１０８材料がすべて除去されている。図５Ｂでは、この位置では、第２のタイプの犠牲層１０８材料は何も除去されていない。しかしながら、図５Ａに示すように、第２のタイプの犠牲層１０８の材料の一部のみが除去されているため、第２のタイプの犠牲層１０８に窪み（indentation）が残っている。したがって、図５Ａに示すように、第２のタイプの犠牲層１０８の幅は、活性半導体層１１０の幅よりも小さい。したがって、選択的エッチングを行って、図５Ａに示す活性半導体層１１０のＳｉ材料および図５Ｂに示すダミー・ゲート２０２のアモルファスＳｉ（ａ－Ｓｉ）の除去を防止または最小限に抑えながら、第２のタイプの犠牲層１０８のＳｉＧｅ３０材料の一部を除去する。一例では、選択的エッチングは、ＨＣｌを用いて行われる。
ここで図６Ａ、図６Ｂ、および図６Ｃを参照すると、これらの図は、実施形態による、追加の製造操作後の、図１Ａの切断線Ｘ、Ｙ、およびＺにそれぞれ沿ってとられた図５Ａ、図５Ｂ、および図５Ｃの半導体ナノシート・デバイス１００の断面図を示す。最初の製造ステップでは、図５Ａに関して上述したように、第２のタイプの犠牲層１０８のＳｉＧｅ３０材料の除去中に形成された窪みを充填するために、内部スペーサ６０２が形成される。内部スペーサ６０２は、適切な誘電体材料で形成される。図６Ｃでは、内部スペーサ６０２は、活性半導体層１１０を完全に取り囲むように形成されていることも分かる。図６Ｂは、図５Ｂに対して変更されていない。特定の実施形態では、窪み領域を除くあらゆる場所の内部スペーサ・ライナを除去するために、新たに形成された内部スペーサ６０２の側壁に対して等方性エッチング・プロセスが行われる。
さらなる製造ステップにおいて、図６Ａに示すように、エピタキシ・プロセス後の半導体ナノシート・デバイス１００が図示されている。様々なよく知られているエピタキシ・プロセスを使用して、活性半導体層１１０の側面、スペーサ４０２の上面、および内部スペーサ６０２の側面から、例えば、Ｓｉ、ＳｉＧｅ、またはゲルマニウム（Ｇｅ）などの高導電性材料を成長させることができる。Ｓ／Ｄエピタキシャル構造６０４を成長させるために使用されるエピタキシ・プロセスは、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、または例えば四塩化ケイ素などの気体または液体前駆体を用いる液相エピタキシ（ＬＰＥ）を含むがこれらに限定されない様々なエピタキシ技術を使用して行うことができる。Ｓ／Ｄエピタキシャル構造６０４にドープすることもできる。例えば、ｐ型半導体デバイス（例えば、ＰＦＥＴ）を製造する場合、エピタキシャル成長材料は、ホウ素（Ｂ）がドープされたＳｉＧｅ材料で構成することができる。ｎ型半導体デバイス（例えば、ＮＦＥＴ）を製造する場合、エピタキシャル成長材料は、リン（Ｐ）またはヒ素（Ａｓ）がドープされたＳｉ材料で構成することができる。
特定の実施形態では、図６Ａに示すように、Ｓ／Ｄエピタキシャル構造６０４の上面が、ダミー・ゲート２０２の下面とスペーサ４０２との間の界面に対して面一（すなわち、同一平面）になるように、エピタキシ・プロセスを行うことができる。他の実施形態では、Ｓ／Ｄエピタキシャル構造６０４の上面は、ダミー・ゲート２０２の下面とスペーサ４０２との間の界面を越えて延在することができる。１つまたは複数の実施形態では、アニール・プロセスを行って、Ｓ／Ｄエピタキシャル構造６０４に注入された任意のドーパントを活性化することができる。
ここで図７Ａ、図７Ｂ、および図７Ｃを参照すると、これらの図は、実施形態による、追加の製造操作後の、図１Ａの切断線Ｘ、ＹおよびＺにそれぞれ沿ってとられた図６Ａ、図６Ｂ、および図６Ｃの半導体ナノシート・デバイス１００の断面図を示す。図７Ａに示すように、層間誘電体（ＩＬＤ）層７０２を、スペーサ４０２間およびＳ／Ｄエピタキシャル構造６０４の上に堆積させる。層間誘電体層７０２の形成に続いて、ポリ・オープン（poly open）化学機械研磨（ＰＯＣ）を利用して、半導体ナノシート・デバイス１００を平坦化し、特定の材料の層を除去する。ＰＯＣは、すべての層をダミー・ゲート２０２の頂面のレベルまで除去する。特に、図７Ａおよび図７Ｂに示すように、図２Ａで形成されたハードマスク２０４は、ＰＯＣプロセスによって除去される。図７Ａおよび図７Ｃに示すように、ＰＯＣプロセスは、スペーサ４０２の上部もダミー・ゲート２０２の頂面のレベルまで除去する。
ここで図８Ａ、図８Ｂ、および図８Ｃを参照すると、これらの図は、実施形態による、追加の製造操作後の、図１Ａの切断線Ｘ、ＹおよびＺにそれぞれ沿ってとられた図７Ａ、図７Ｂ、および図７Ｃの半導体ナノシート・デバイス１００の断面図を示す。具体的には、図８Ａおよび図８Ｂは、図７Ａおよび７Ｂに示す半導体ナノシート・デバイス１００から残っているダミー・ゲート２０２の部分を除去することによって得られる半導体ナノシート構造を示す。一実施形態では、ダミー・ゲート２０２を除去するために選択的エッチングが施される。例えば、他の周囲の材料に対してダミー・ゲートを除去するための選択性の高い湿式化学エッチャントは、熱アンモニア、または水酸化テトラメチルアンモニウム（ＴＭＡＨ）湿式エッチング・プロセスとすることができる。
ここで図９Ａ、図９Ｂ、および図９Ｃを参照すると、これらの図は、実施形態による、追加の製造操作後の、図１Ａの切断線Ｘ、Ｙ、およびＺにそれぞれ沿ってとられた図８Ａ、図８Ｂ、および図８Ｃの半導体ナノシート・デバイス１００の断面図を示す。これらの図では、有機平坦化層（ＯＰＬ）９０２が半導体ナノシート・デバイス１００の頂部に形成されている。有機平坦化層９０２の形成に続いて、図９Ｂに示すように、自己整合ゲート・カット・パターニング・プロセスを行って、隣接するナノシート・スタック１５０間のＯＰＬ材料を除去する。ＯＰＬ材料は、ＳＴＩ領域１０４に至るまですべて除去される。ＯＰＬエッチング・プロセスは、ＳｉＮ、ＳｉＧｅ、ＳｉＯ２などの他の周囲材料に対して選択性があり、したがって、ＰＦＥＴ領域とＮＦＥＴ領域との間の開口部は、純粋に２つの領域間の当初の分離によって画定され、図９Ｂに示す切断開口部の位置合わせまたは限界寸法に依存しない。したがって、ＮＦＥＴとＰＦＥＴとの間のゲート・カット位置は、自己整合され、リソグラフィ・プロセスのばらつきによって影響を受けない。図９Ｂでは、ＯＰＬ層９０２の切り取られた部分にわずかな角度があるように見えるが、これは角度のある表面ではなく垂直な表面であってもよいことを理解されたい。ＯＰＬ層９０２の切り取られた部分に角度がある例では、切り取られた部分の頂部に、より大きな円直径（ＣＤ）領域があり、底部に、より小さなＣＤ領域がある。特定の実施形態では、頂部のＣＤ領域は、位置ずれする可能性があるが、底部のＣＤ領域は、ナノシート・スタック１５０間の中央に常に完全に位置合わせされる。
ここで図１０Ａ、図１０Ｂ、および図１０Ｃを参照すると、これらの図は、実施形態による、追加の製造操作後の、図１Ａの切断線Ｘ、ＹおよびＺにそれぞれ沿ってとられた図９Ａ、図９Ｂ、および図９Ｃの半導体ナノシート・デバイス１００の断面図を示す。図１０Ｂに示すように、誘電体充填層１００２が、隣接するナノシート・スタック１５０間の以前に切り取られた空間に形成されている。この誘電体充填層１００２（すなわち、誘電体ピラー）は、以下でさらに詳細に説明するように、ピラーの右側および左側に別個のＰＦＥＴ仕事関数金属（ＰＷＦＭ）およびＮＦＥＴ仕事関数金属（ＮＷＦＭ）構造を後で形成することを可能にする分離層として機能する。図１０Ｂに示すように、誘電体充填層１００２は、第２のタイプの犠牲層１０８の上に形成された、スペーサ４０２の頂面側まで延在する（左のＰＦＥＴ側ナノシート・スタックに近い）部分を有する。これは、図１０Ａ、図１０Ｂ、および図１０Ｃに関して上述した切り取りプロセス中のわずかな位置ずれによるものである。
ここで図１１Ａ、図１１Ｂ、および図１１Ｃを参照すると、これらの図は、実施形態による、追加の製造操作後の、図１Ａの切断線Ｘ、ＹおよびＺにそれぞれ沿ってとられた図１０Ａ、図１０Ｂ、および図１０Ｃの半導体ナノシート・デバイス１００の断面図を示す。図１１Ａ、図１１Ｂ、および図１１Ｃに示すように、ＯＰＬ層９０２は有機層であるため、例えばＣＯ２を利用したアッシング・プロセスによって除去することができる。次に、第２のタイプの犠牲層１０８のＳｉＧｅ３０材料を、例えばＨＣｌを使用する湿式エッチング技術によって除去する。したがって、製造プロセスのこの段階でＳｉＧｅ３０材料はすべて除去されている。図１１Ｂに示すように、誘電体充填層１００２の左中央のコーナは、半導体ナノシート・デバイス１００のＰＦＥＴ側のスペーサ４０２の上のコーナに接触している（またはわずかに重なっている）。また、図１１Ｂに示すように、誘電体充填層１００２の下部の右側および左側には、誘電体充填層１００２と活性半導体層１１０との間に空間が存在する。誘電体充填層１００２の下部の右側および左側とスペーサ４０２との間にも空間が存在する。これは、図１Ｃに関して示され説明したように、第２のタイプの犠牲層１０８の側壁が以前に形成されていたためである。
ここで図１２Ａ、図１２Ｂ、および図１２Ｃを参照すると、これらの図は、実施形態による、追加の製造操作後の、図１Ａの切断線Ｘ、ＹおよびＺにそれぞれ沿ってとられた図１１Ａ、図１１Ｂ、および図１１Ｃの半導体ナノシート・デバイス１００の断面図を示す。まず、活性半導体材料層１１０のすべての露出面の周囲、内部スペーサ６０２のすべての露出面、スペーサ４０２のすべての露出面、およびＳＴＩ領域１０４の露出面に、共形の高κ誘電体層１２０２を堆積させる。これは、図１２Ａおよび図１２Ｂに示すように、これらの表面に太い黒線として示されている。共形の高κ誘電体層１２０２は、高κゲート誘電体材料を含む。一般に、高κという用語は、二酸化ケイ素と比較して高い誘電率（κ、カッパ）を有する材料を指す。高κ誘電体は、半導体製造プロセスにおいて使用され、通常、デバイスの二酸化ケイ素のゲート誘電体または別の誘電体層を置き換えるために使用される。したがって、本明細書で使用される高κという用語は、二酸化ケイ素の比誘電率よりもはるかに高い、比誘電率κを有する材料を指す（例えば、二酸化ケイ素の４ではなく、酸化ハフニウム（ＨｆＯ２）の比誘電率κ＝２５）。適切な高κゲート誘電体材料の例としては、ＨｆＯ２または酸化ランタン（Ｌａ２Ｏ３）あるいはその両方が挙げられるが、これらに限定されない。
第２に、図１２Ａおよび図１２Ｂにも示すように、ＰＦＥＴ仕事関数金属１２０４（ＰＷＦＭ）が、共形の高κ誘電体層１２０２上に形成される。特定の実施形態では、ＷＦＭ層の堆積は、原子層堆積（ＡＬＤ）を利用することによって行われてもよい。具体的には、ＰＷＦＭ層１２０４は、垂直方向にはスペーサ４０２と活性半導体層１１０との間の内部空間に、水平方向には内部スペーサ６０２間の内部空間に形成される。また、図１２Ａに示すように、ＰＷＦＭ層１２０４は、活性半導体層１１０の上方のスペーサ４０２の上部の側壁間に形成されている。図１２Ｂに示すように、ＰＷＦＭ層１２０４は、活性半導体層１１０およびスペーサ４０２の表面の周りすべてに形成されている。ＰＷＦＭ層１２０４は、半導体ナノシート・デバイス１００のＰＦＥＴ側およびＮＦＥＴ側の両方に形成されているが、ＮＦＥＴ側のＰＷＦＭは、ＮＷＦＭ材料のために後で除去される。
ｎチャネル電界効果トランジスタ（ｎＦＥＴ）の場合、ＷＦＭ層は、ＴｉＡｌＣ、ＴｉＣ、ＴｉＮ／ＴｉＡｌＣなどの、ｎＦＥＴ用の１つまたは複数のＷＦＭ層を含むことができる。ｐチャネル電界効果トランジスタ（ｐＦＥＴ）の場合、ＷＦＭ層は、ＴｉＮ、ＴａＮ、ＴｉＮ／ＴｉＡｌＣ、またはＷＦＭ層の厚さの変化によってＶｔを調節することができる任意の他の適切な遷移金属を含むことができる。
特定の実施形態では、ＰＷＦＭ層は、ＷＦＭ面取り（chamfering）（またはより一般的には面取り）として知られるプロセスによってリセスされる。図１２Ａに示すように、スペーサ４０２間に形成されたＰＷＦＭ層１２０４の上部は、スペーサ間の空間を部分的に充填するように形成されているだけである。しかしながら、当初ＷＦＭ面取りプロセスでは、ＰＷＦＭ層１２０４は、半導体ナノシート・デバイス１００の頂部に至るまで高κ誘電体層１２０２の側壁すべてに形成される（図１２Ａには図示せず）。次いで、半導体ナノシート・デバイス１００の頂部に至るまで高κ誘電体層１２０２間のすべての空間を充填するように、有機平坦化層１２０６（ＯＰＬ）の犠牲材料を形成する（これも図１２Ａには図示せず）。次いで、ＯＰＬ層１２０６を図１２Ａおよび図１２Ｂに示すレベルまでリセスして、ＰＷＦＭ層１２０４を依然として半導体ナノシート・デバイス１００の頂部に至るまで側壁のすべてに形成されたままにする（これも図１２Ａには図示せず）。最後に、図１２Ａに示すように、ＰＷＦＭ層１２０４の一部を、リセスされたＯＰＬ層１２０６のレベルまで除去して、ＰＷＦＭ層１２０４の頂部がＯＰＬ層１２０６の頂面と概ね同じレベルになるようにする。同じＷＦＭ面取りプロセスをＰＷＦＭ層１２０４およびＯＰＬ層１２０６に使用することで図１２Ｂに示す層状構造（layering）が得られる。図１２Ｂでは、ＰＷＦＭ層１２０４およびＯＰＬ層１２０６の頂面は、部分的に高κ誘電体層１２０２および誘電体充填層１００２の側面の上にある。図１２Ｃの断面図は、図１１Ｃに対して変更されていない。
ここで図１３Ａ、図１３Ｂ、および図１３Ｃを参照すると、これらの図は、実施形態による、追加の製造操作後の、図１Ａの切断線Ｘ、Ｙ、およびＺにそれぞれ沿ってとられた図１２Ａ、図１２Ｂ、および図１２Ｃの半導体ナノシート・デバイス１００の断面図を示す。まず、図１３Ａおよび図１３Ｂに示すように、ＷＦＭ面取りに使用された以前のＯＰＬを除去し、追加のＯＰＬ材料１２０６を、高κ誘電体層１２０２、層間誘電体層７０２、およびスペーサ４０２の上面より上のレベルまで堆積させる。第２に、図１３Ｂに示すように、ＯＰＬ層１２０６の一部に対してＷＦＭパターニングおよび反応性イオン・エッチング（ＲＩＥ）を行って、半導体ナノシート・デバイス１００のＮＦＥＴ側のＯＰＬ層１２０６の部分を除去する。ＯＰＬ層１２０６のこれらの部分の除去は、デバイスのＮＦＥＴ側のＰＷＦＭ層１２０４を露出させ、誘電体充填層１００２ピラーの右側部分、および頂面の一部、ならびに誘電体充填層１００２を覆う高κ誘電体層１２０２も露出させる。一時的に残るＯＰＬ層１２０６は、半導体ナノシート・デバイスのＰＦＥＴ側のＰＷＦＭ層１２０４がその後の処理ステップにおいて除去されないように保護するが、同時に、デバイス１００のＮＦＥＴ側のＰＷＦＭ層１２０４が除去されることを可能にする。誘電体充填層１００２のピラーも、以下でさらに詳細に説明するように、半導体ナノシート・デバイス１００のＰＦＥＴ側のＰＷＦＭ層１２０４がその後の処理ステップにおいて除去されないように保護する。図１３Ｃの断面図は、図１２Ｃに対して変更されていない。
ここで図１４Ａ、図１４Ｂ、および図１４Ｃを参照すると、これらの図は、実施形態による、追加の製造操作後の、図１Ａの切断線Ｘ、ＹおよびＺにそれぞれ沿ってとられた図１３Ａ、図１３Ｂ、および図１３Ｃの半導体ナノシート・デバイス１００の断面図を示す。まず、図１４Ｂに示すように、等方性エッチング・プロセスによって、ＰＷＦＭ層１２０４を半導体ナノシート・デバイス１００のＮＦＥＴ側（すなわち、図１４Ｂの右側）から除去する。これらの実施形態では、誘電体充填層１００２ピラーが存在することで、半導体ナノシート・デバイス１００のＰＦＥＴ側のＰＷＦＭ層１２０４のいずれの部分もエッチング・プロセスによってアンダーカットされないことが保証される。言い換えれば、誘電体充填層１００２が存在しない場合、普通ならばデバイスのＰＦＥＴ側で露出するＰＷＦＭ層１２０４の側方エッジ部分のアンダーカット（すなわち、除去）の可能性がある。したがって、誘電体充填層１００２は、デバイスの製造のこの段階の間、ＰＦＥＴ側のＰＷＦＭ層１２０４を保護する。図１４Ａおよび図１４Ｃは、図１３Ａおよび図１３Ｃに対して変更されていない。
ここで図１５Ａ、図１５Ｂ、および図１５Ｃを参照すると、これらの図は、実施形態による、追加の製造操作後の、図１Ａの切断線Ｘ、Ｙ、およびＺにそれぞれ沿ってとられた図１４Ａ、図１４Ｂ、および図１４Ｃの半導体ナノシート・デバイス１００の断面図を示す。図１５Ａおよび図１５Ｂには示されていないが、まず、以前に形成されたＰＷＦＭ層１２０４が剥離され、以下に説明する負の仕事関数金属（ＮＷＦＭ）層１５０８を形成することができるようにする。図１５Ｂに示すように、ＮＷＦＭ層１５０８は、半導体ナノシート・デバイス１００のＮＦＥＴ側の共形の高κ誘電体層１２０２上に形成される。具体的には、ＮＷＦＭ層１５０８は、垂直方向にはスペーサ４０２と活性半導体層１１０との間の内部空間、および水平方向には内部スペーサ６０２間の内部空間に形成される。したがって、ＮＷＦＭ層１５０８は、ＰＷＦＭ層１２０４が以前にデバイスのこの同じ側に形成された方法と同様の仕方で、半導体ナノシート・デバイス１００のＮＦＥＴ側に形成される。しかしながら、デバイスのＰＦＥＴ側のＰＷＦＭ層１２０４は、誘電体充填層１００２が存在するため、このＮＷＦＭ層１５０８の形成によって影響を受けない。図１５Ｂに示すように、ＮＷＦＭ層１５０８は、活性半導体層１１０およびスペーサ４０２の表面の周りすべてに形成されている。また、図１５Ａに示すように、ＮＷＦＭ層１５０８は、活性半導体層１１０の上方のスペーサ４０２の上部の側壁間に形成されている。
特定の実施形態では、ＮＷＦＭ層１５０８は、上述したＰＷＦＭ層１２０４の形成と同様に、ＷＦＭ面取りによって形成される。図１５Ａに示すように、スペーサ４０２間に形成されたＮＷＦＭ層１５０８の上部は、スペーサ間の空間を部分的に充填するようにしか形成されていない。しかしながら、当初ＷＦＭ面取りプロセスでは、ＮＷＦＭ層１５０８は、半導体ナノシート・デバイス１００の頂部に至るまで高κ誘電体層１２０２の側壁すべてに形成されている（図１５Ａには図示せず）。次いで、半導体ナノシート・デバイス１００の頂部に至るまで高κ誘電体層１２０２間のすべての空間を充填するように、有機平坦化層１５１０（ＯＰＬ）の犠牲材料を形成する（これも図１５Ａには図示せず）。次いで、ＯＰＬ層１５１０を図１５Ａおよび図１５Ｂに示すレベルまでリセスして、ＮＷＦＭ層１５０８を依然として半導体ナノシート・デバイス１００の頂部に至るまで側壁のすべてに形成されたままにする（これも図１５Ａには図示せず）。最後に、図１５Ａおよび図１５Ｂに示すように、ＮＷＦＭ層１５０８の一部を、リセスされたＯＰＬ層１５１０のレベルまで除去して、ＮＷＦＭ層１５０８の頂部がＯＰＬ層１５１０の頂面と概ね同じレベルになるようにする。このＷＦＭ面取りプロセスをＮＷＦＭ層１５０８およびＯＰＬ層１５１０に使用することで、図１５Ａおよび図１５Ｂに示す層状構造が得られる。図１５Ｂでは、ＮＷＦＭ層１５０８およびＯＰＬ層１５１０の頂面は、部分的に高κ誘電体層１２０２および誘電体充填層１００２の側面の上にある。図１５Ｃの断面図は、図１４Ｃに対して変更されていない。
ここで図１６Ａ、図１６Ｂ、および図１６Ｃを参照すると、これらの図は、実施形態による、追加の製造操作後の、図１Ａの切断線Ｘ、ＹおよびＺにそれぞれ沿ってとられた図１５Ａ、図１５Ｂ、および図１５Ｃの半導体ナノシート・デバイス１００の断面図を示す。まず、図１５Ａおよび図１５Ｂで形成されたＯＰＬ層１５１０を除去する。次いで、金属層１６０２を堆積させる。特定の例では、金属層１６０２は、タングステン（Ｗ）で構成されている。しかしながら、他の適切な金属または金属合金が金属層１６０２に使用されてもよいことを理解されたい。図１６Ａおよび図１６Ｂには示されていないが、最初に、金属層１６０２を層間誘電体（ＩＬＤ）層７０２の頂面のレベルに、またはそれよりも上に堆積させる。次いで、半導体ナノシート・デバイス１００にＣＭＰプロセスを施して、金属層１６０２の上部を層間誘電体（ＩＬＤ）層７０２の頂面のレベルまで除去する（この中間ステップも図１６Ａおよび図１６Ｂには示されていない）。次いで、図１６Ａおよび図１６Ｂに示すように、金属層１６０２は、層間誘電体（ＩＬＤ）層７０２の頂面より下のレベルまでリセスされる。同じプロセス、または後のプロセスで、図１６Ａに示すように、高κ誘電体層１２０２の上部も金属層１６０２の頂面と同じレベルまで除去される。最後に、自己整合コンタクト（ＳＡＣ）キャップ層（これはスペーサ４０２の延長として示されている）が、金属層１６０２および既存のスペーサ４０２の上に形成される。特定の実施形態では、ＳＡＣキャップ層は、スペーサ層４０２と同じ材料で構成され、単にその層の延長であると考えることができる。例えば、このＳＡＣキャップ層は、図４Ａ、図４Ｂ、および図４Ｃならびにスペーサ４０２の形成に関して上述したのと同じ材料であるＳｉＮで構成することができる。このＳＡＣキャップは、ＩＬＤ層７０２がその後の処理ステップにおいて後で除去される際に、ゲートを保護するのに有用である。
上記で詳細に説明したように、半導体ナノシート・デバイス１００のＮＦＥＴとＰＦＥＴ間（Ｎ－２－Ｐ）の境界を改善することを可能にする図１６Ｂに示すいくつかの構造的特徴がある。例えば、図１６Ｂに示すように、ＰＷＦＭ層１２０４は、活性半導体層１１０間の材料を含むだけでなく、活性半導体層１１０の側壁の材料も含む。これは、図１６Ｂにも示すように、ＮＷＦＭ層１５０８にも当てはまる。別の例では、図１６Ｂに示すように、誘電体充填層１００２（すなわち、誘電体ピラー）は、ＰＷＦＭ層１２０４の側壁とＮＷＦＭ層１５０８の側壁との間に形成され、デバイスの形成中にＰＷＦＭ層１２０４とＮＷＦＭ層１５０８との間にブロッキング特徴を生成するのに役立つ。この誘電体充填層１００２は、下部ＣＤが底部で小さくなっており、ナノシート・スタック１５０間の中央に常に完全に位置合わせされるように自己整合方式で形成される。別の構造的特徴は、図６Ｃに関して上述したように、内部スペーサ６０２が、活性半導体層１１０を完全に取り囲むように形成されていることである。
他の実施形態では、ここで図１７Ａ、図１７Ｂ、および図１７Ｃを参照すると、これらの図は、実施形態による、追加の製造操作後の、図１Ａの切断線Ｘ、ＹおよびＺにそれぞれ沿ってとられた図１５Ａ、図１５Ｂ、および図１５Ｃの半導体ナノシート・デバイス１００の断面図を示す。これらの実施形態では、処理ステップは、図１Ａ～図１５Ｃに関して上述した実施形態と概ね同じであるが、誘電体充填層１００２および金属層１８０２の形成に関して異なる処理ステップが存在する（図１８Ｂ参照）。特に、これらの実施形態のうちの特定の実施形態では、図１７Ｂに示すように、誘電体充填層１００２ピラーは、金属層１８０２の形成の前にリセスされる（図１８Ｂ参照）。図１７Ａおよび図１７Ｃは、図１５Ａおよび図１５Ｃに対して変更されていない。
ここで図１８Ａ、図１８Ｂ、および図１８Ｃを参照すると、これらの図は、実施形態による、追加の製造操作後の、図１Ａの切断線Ｘ、Ｙ、およびＺにそれぞれ沿ってとられた図１７Ａ、図１７Ｂ、および図１７Ｃの半導体ナノシート・デバイス１００の断面図を示す。特に、図１８Ｂに示すように、誘電体充填層１００２ピラーを以前にリセスしているため、金属層１８０２は、半導体ナノシート・デバイス１００のＰＦＥＴ側からデバイスのＮＦＥＴ側へ渡り、誘電体充填層１００２の以前に形成されたリセス内に形成されている。この金属層１８０２は、ゲートの頂部および底部を通る共有ゲート構造を可能にし、これにより、ＰＷＦＭ層１２０４およびＮＷＦＭ層１５０８のパターニングを支援することができる。したがって、金属層１８０２は、コンタクト・レベルではなくデバイス・レベルでゲートを共有することができる共有ゲート構造である。共有金属層１８０２は、図１５Ａ～図１５Ｃに関して上述した実施形態と比較して、ゲートとデバイスの残りの部分との間の寄生容量が減少する効果も有することができる。
様々な実施形態の説明は、例示の目的で提示されており、網羅的であることも、開示された実施形態に限定されることも意図されていない。記載された実施形態の範囲から逸脱することなく、当業者には多くの変更形態および変形形態が明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見出される技術に対する実際の適用または技術的改善を最もよく説明するために、または当業者が本明細書に開示された実施形態を理解できるようにするために選択された。

Claims (21)

  1. ナノシート電界効果トランジスタ（ＦＥＴ）デバイスを形成する方法であって、
    基板上に、第１のタイプの犠牲層と活性半導体層との交互層を含む複数のナノシート・スタックを形成することと、
    前記ナノシート・スタックの側壁に前記第１のタイプの犠牲層の側壁部分を形成することと、
    隣接するナノシート・スタックの前記第１のタイプの犠牲層の前記側壁部分間に誘電体ピラーを形成することと、
    前記第１のタイプの犠牲層を除去することと、
    前記ナノシート・スタックのうちの第１のナノシート・スタックについて前記第１のタイプの犠牲層の前記除去によって形成された空間にＰＷＦＭ層を形成することと、
    前記ナノシート・スタックのうちの隣接する第２のナノシート・スタックについて前記第１のタイプの犠牲層の前記除去によって形成された空間にＮＷＦＭ層を形成することと
    を含む、方法。
  2. 前記基板と前記ナノシート・スタックの下面との間に下側の第２のタイプの犠牲層を形成することと、前記ナノシート・スタックの上面に上側の第２のタイプの犠牲層を形成することとをさらに含み、前記第１のタイプの犠牲層の前記側壁部分が前記上側の第２のタイプの犠牲層の側壁にも形成される、請求項１に記載の方法。
  3. 前記第１のタイプの犠牲層の前記側壁部分を前記形成した後に、前記上側および下側の第２のタイプの犠牲層を除去することと、
    前記第２のタイプの犠牲層の前記除去によって形成された空間に誘電体スペーサ層を形成することと
    をさらに含む、請求項２に記載の方法。
  4. 前記ナノシート・スタック上に有機平坦化層（ＯＰＬ）を形成することと、
    隣接するナノシート・スタック間の前記ＯＰＬの部分を除去して、前記第１のタイプの犠牲層の前記側壁部分の垂直な側面を露出させることと、
    前記ＯＰＬの前記部分の前記除去によって形成された空間に前記誘電体ピラーを形成することと
    をさらに含む、請求項１に記載の方法。
  5. 前記ＯＰＬの部分を除去することが、前記ナノシート・スタックのうちの第１のナノシート・スタックの前記第１のタイプの犠牲層の前記側壁部分の頂面も露出させ、前記誘電体ピラーが、前記第１のタイプの犠牲層の前記側壁部分の頂面も覆うように形成される、請求項４に記載の方法。
  6. 前記誘電体ピラーが、前記ＮＷＦＭ層の形成中に前記ＮＷＦＭ層の材料が前記ＰＷＦＭ層の材料に接触することを防止する、請求項１に記載の方法。
  7. 前記ＰＷＦＭ層が、前記第１および第２のナノシート・スタックの両方について前記第２のタイプの犠牲層の前記除去によって形成された前記空間に最初に形成され、
    前記第１のナノシート・スタックおよび前記誘電体ピラーの上面の一部に有機平坦化層（ＯＰＬ）を形成することと、
    前記第２のナノシート・スタックから前記ＰＷＦＭ層を除去して、前記第２のタイプの犠牲層の前記除去によって形成された前記空間を再び開くことと、
    前記第２のタイプの犠牲層の前記除去によって、および前記第２のナノシート・スタックの前記ＰＷＦＭ層のその後の除去によって形成された前記空間に前記ＮＷＦＭ層を形成することと
    をさらに含む、請求項１に記載の方法。
  8. 前記第２のナノシート・スタックから前記ＰＷＦＭ層を除去する間、前記誘電体ピラーが前記第１のナノシート・スタックからの前記ＰＷＦＭ層のアンダーカットを防止するための障壁である、請求項７に記載の方法。
  9. 前記ＰＷＦＭ層および前記ＮＷＦＭ層上に金属層を形成することをさらに含む、請求項１に記載の方法。
  10. 前記金属層上に自己整合コンタクト（ＳＡＣ）キャップを形成することをさらに含む、請求項９に記載の方法。
  11. 前記第１のタイプの犠牲層が第１の含有率のＳｉＧｅ材料で構成され、前記第２のタイプの犠牲層が第２の含有率のＳｉＧｅ材料で構成され、前記第２の含有率が前記第１の含有率よりも高い、請求項２に記載の方法。
  12. 基板と、
    前記基板上に形成された複数のナノシート・スタックであり、前記ナノシート・スタックのうちの第１のナノシート・スタックがＰＷＦＭ層と活性半導体層との交互層を含み、前記ナノシート・スタックのうちの隣接する第２のナノシート・スタックがＮＷＦＭ層と前記活性半導体層との交互層を含み、前記ＰＷＦＭ層の側壁部分および前記ＮＷＦＭ層の側壁部分がそれぞれの前記ナノシート・スタックの側壁に形成されている、前記複数のナノシート・スタックと、
    前記ＰＷＦＭ層の前記側壁部分と前記隣接するナノシート・スタックの前記ＮＷＦＭ層の前記側壁部分との間に形成された誘電体ピラーであり、前記基板から前記ナノシート・スタックの上面よりも上のレベルまで延在する、前記誘電体ピラーと
    を備える、ナノシート電界効果トランジスタ（ＦＥＴ）デバイス。
  13. 前記誘電体ピラーの一部が、前記ＰＷＦＭ層の前記側壁部分の上面に形成されている、請求項１２に記載のナノシートＦＥＴデバイス。
  14. 前記基板と前記第１のナノシート・スタックの前記ＰＷＦＭ層との間に形成され、前記基板と前記第２のナノシート・スタックの前記ＮＷＦＭ層との間にも形成された第１の誘電体スペーサ層をさらに備える、請求項１２に記載のナノシートＦＥＴデバイス。
  15. 前記第１のナノシート・スタックの最上部の活性半導体層および前記第２のナノシート・スタックの最上部の活性半導体層の上方に形成された第２の誘電体スペーサ層をさらに備える、請求項１４に記載のナノシートＦＥＴデバイス。
  16. 前記誘電体ピラーの一部が、前記第１のナノシート・スタックの前記第２の誘電体スペーサ層の一部に直接接触する、請求項１４に記載のナノシートＦＥＴデバイス。
  17. 前記第１および第２ナノシートシートスタックの前記層の外面間に形成された高κ層をさらに備える、請求項１６に記載のナノシートＦＥＴデバイス。
  18. 前記ＰＷＦＭ層および前記ＮＷＦＭ層上に形成された金属層をさらに含む、請求項１２に記載のナノシートＦＥＴデバイス。
  19. 前記金属層上に形成された自己整合コンタクト（ＳＡＣ）キャップをさらに備える、請求項１８に記載のナノシートＦＥＴデバイス。
  20. 前記誘電体ピラーが、上部の直径が下部の直径より大きい、請求項１２に記載のナノシートＦＥＴデバイス。
  21. コンピュータ上で実行されると、請求項１ないし１１のいずれかに記載の方法を実行するように適合されたプログラム・コードを含むコンピュータ・プログラム。
JP2022563104A 2020-12-21 2021-11-18 Ｎ／ｐ境界構造を有するナノシート半導体デバイス Pending JP2023552930A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/128,351 US11502169B2 (en) 2020-12-21 2020-12-21 Nanosheet semiconductor devices with n/p boundary structure
US17/128,351 2020-12-21
PCT/CN2021/131488 WO2022134969A1 (en) 2020-12-21 2021-11-18 Nanosheet semiconductor devices with n/p boundary structure

Publications (1)

Publication Number Publication Date
JP2023552930A true JP2023552930A (ja) 2023-12-20

Family

ID=82021651

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022563104A Pending JP2023552930A (ja) 2020-12-21 2021-11-18 Ｎ／ｐ境界構造を有するナノシート半導体デバイス

Country Status (6)

Country Link
US (1) US11502169B2 (ja)
JP (1) JP2023552930A (ja)
CN (1) CN116569340A (ja)
DE (1) DE112021006105T5 (ja)
GB (1) GB2617740A (ja)
WO (1) WO2022134969A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12250835B2 (en) * 2022-03-11 2025-03-11 International Business Machines Corporation Isolation between vertically stacked nanosheet devices

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8791502B2 (en) 2011-10-09 2014-07-29 The Institute of Microelectronics Chinese Academy of Science Semiconductor device and method of manufacturing the same
US9331088B2 (en) 2014-03-25 2016-05-03 Sandisk 3D Llc Transistor device with gate bottom isolation and method of making thereof
US9812449B2 (en) 2015-11-20 2017-11-07 Samsung Electronics Co., Ltd. Multi-VT gate stack for III-V nanosheet devices with reduced parasitic capacitance
WO2018090001A1 (en) 2016-11-14 2018-05-17 Tokyo Electron Limited Method of forming gate spacer for nanowire fet device
FR3060838B1 (fr) 2016-12-15 2019-05-31 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation d'un dispositif semi-conducteur a canal contraint en compression
US10084055B2 (en) 2017-02-03 2018-09-25 International Business Machines Corporation Uniform threshold voltage for nanosheet devices
US10424663B2 (en) 2017-05-23 2019-09-24 International Business Machines Corporation Super long channel device within VFET architecture
US10410933B2 (en) 2017-05-23 2019-09-10 Globalfoundries Inc. Replacement metal gate patterning for nanosheet devices
US10276452B1 (en) 2018-01-11 2019-04-30 International Business Machines Corporation Low undercut N-P work function metal patterning in nanosheet replacement metal gate process
US10319846B1 (en) * 2018-05-09 2019-06-11 International Business Machines Corporation Multiple work function nanosheet field-effect transistors with differential interfacial layer thickness
US10510620B1 (en) 2018-07-27 2019-12-17 GlobalFoundries, Inc. Work function metal patterning for N-P space between active nanostructures
US10566248B1 (en) * 2018-07-27 2020-02-18 Globalfoundries Inc. Work function metal patterning for N-P spaces between active nanostructures using unitary isolation pillar
US10867867B2 (en) * 2019-03-14 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices with mixed threshold voltages boundary isolation of multiple gates and structures formed thereby
CN109904219A (zh) 2019-03-18 2019-06-18 上海新微技术研发中心有限公司 场效应管的制作方法及场效应管
US10978356B2 (en) 2019-05-10 2021-04-13 International Business Machines Corporation Tri-layer STI liner for nanosheet leakage control
US11594610B2 (en) * 2020-10-15 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Also Published As

Publication number Publication date
US20220199772A1 (en) 2022-06-23
WO2022134969A1 (en) 2022-06-30
DE112021006105T5 (de) 2023-09-21
US11502169B2 (en) 2022-11-15
CN116569340A (zh) 2023-08-08
GB2617740A (en) 2023-10-18

Similar Documents

Publication Publication Date Title
US11784185B2 (en) Source/drain regions in fin field effect transistors (FinFETs) and methods of forming same
US10566248B1 (en) Work function metal patterning for N-P spaces between active nanostructures using unitary isolation pillar
CN108962994B (zh) 用于形成不同晶体管的源极/漏极区的注入
US10700203B2 (en) Semiconductor devices
US9716158B1 (en) Air gap spacer between contact and gate region
JP7640205B2 (ja) スタックゲート構造
KR101435712B1 (ko) 커패시터가 집적된 ＦｉｎＦＥＴ를 위한 구조 및 방법
US9842914B1 (en) Nanosheet FET with wrap-around inner spacer
US8735991B2 (en) High gate density devices and methods
KR101412906B1 (ko) 전계 효과 트랜지스터를 위한 구조 및 방법
CN107492542B (zh) 半导体组件及其制造方法
TWI573274B (zh) 半導體結構及其製造方法
US9559000B1 (en) Hybrid logic and SRAM contacts
CN102074506A (zh) 鳍式场效应晶体管元件的制作方法
CN106098554B (zh) 栅极上的缓冲层及其形成方法
US11322495B2 (en) Complementary metal-oxide-semiconductor device and method of manufacturing the same
US20220352309A1 (en) Semiconductor device
US10615082B2 (en) VFET metal gate patterning for vertical transport field effect transistor
TWI783302B (zh) 半導體裝置及其形成方法
US10177039B2 (en) Shallow trench isolation structures and contact patterning
WO2022134969A1 (en) Nanosheet semiconductor devices with n/p boundary structure
CN114649268A (zh) 半导体器件及方法
US20230402520A1 (en) Staircase stacked field effect transistor
US12068368B2 (en) Shallow trench isolation (STI) contact structures and methods of forming same
US20220406914A1 (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240516

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20241129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20241217

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20250131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20250131

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20250527