CN102074506A - 鳍式场效应晶体管元件的制作方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 123
- 230000005669 field effect Effects 0.000 title claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 127
- 238000005516 engineering process Methods 0.000 claims description 170
- 239000011241 protective layer Substances 0.000 claims description 165
- 238000004519 manufacturing process Methods 0.000 claims description 31
- 238000004140 cleaning Methods 0.000 claims description 28
- 238000005468 ion implantation Methods 0.000 claims description 10
- 230000008569 process Effects 0.000 abstract description 30
- 238000002513 implantation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 134
- 229910052710 silicon Inorganic materials 0.000 description 65
- 239000010703 silicon Substances 0.000 description 65
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 63
- 238000002347 injection Methods 0.000 description 52
- 239000007924 injection Substances 0.000 description 52
- 239000000463 material Substances 0.000 description 42
- 238000013461 design Methods 0.000 description 33
- 239000004065 semiconductor Substances 0.000 description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 26
- 229910045601 alloy Inorganic materials 0.000 description 26
- 239000000956 alloy Substances 0.000 description 26
- 230000001815 facial effect Effects 0.000 description 24
- 238000005229 chemical vapour deposition Methods 0.000 description 20
- 239000003989 dielectric material Substances 0.000 description 20
- 230000015572 biosynthetic process Effects 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- 238000005530 etching Methods 0.000 description 17
- 125000006850 spacer group Chemical group 0.000 description 16
- 230000008859 change Effects 0.000 description 13
- 239000000377 silicon dioxide Substances 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- 238000000151 deposition Methods 0.000 description 12
- 238000002955 isolation Methods 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- 230000008901 benefit Effects 0.000 description 10
- 229910052802 copper Inorganic materials 0.000 description 10
- 239000010949 copper Substances 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 238000000137 annealing Methods 0.000 description 8
- 229910052785 arsenic Inorganic materials 0.000 description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 239000000203 mixture Substances 0.000 description 7
- 238000001259 photo etching Methods 0.000 description 7
- 229910010271 silicon carbide Inorganic materials 0.000 description 7
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 238000000407 epitaxy Methods 0.000 description 6
- 238000011065 in-situ storage Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000005224 laser annealing Methods 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 4
- 238000000927 vapour-phase epitaxy Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 3
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- -1 SiON Chemical compound 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910004200 TaSiN Inorganic materials 0.000 description 2
- 229910010038 TiAl Inorganic materials 0.000 description 2
- 229910010037 TiAlN Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- OZCHSDKUFPRURO-UHFFFAOYSA-N [As].[I] Chemical compound [As].[I] OZCHSDKUFPRURO-UHFFFAOYSA-N 0.000 description 2
- YTDLZWQSCUIIQM-UHFFFAOYSA-N [Sb].[I] Chemical compound [Sb].[I] YTDLZWQSCUIIQM-UHFFFAOYSA-N 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000002596 correlated effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- OVXQHPWHMXOFRD-UHFFFAOYSA-M ecothiopate iodide Chemical compound [I-].CCOP(=O)(OCC)SCC[N+](C)(C)C OVXQHPWHMXOFRD-UHFFFAOYSA-M 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 239000004922 lacquer Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000010422 painting Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 239000011435 rock Substances 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910003468 tantalcarbide Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
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Abstract
一种鳍式场效应晶体管元件的制作方法，本发明一示范实施例的方法包括提供一基底；形成一鳍结构于基底上方；形成一栅极结构，其中栅极结构位于部分鳍结构上；形成一牺牲偏移保护层于鳍结构的另一部分上方；之后，进行一离子注入工艺。
Description
技术领域
本发明涉及一种半导体元件，特别涉及一种鳍式场效应晶体管(FinFET)元件和制作鳍式场效应晶体管元件的方法。
背景技术
随着半导体工业发展至纳米科技工艺，为追求更高的元件密度、效能和更低的成本，制造和设计的挑战导致三微设计的发展，例如鳍式场效应晶体管(fin-like field effect transistor，以下可简称FinFET)。一般的鳍式场效应晶体管制作有一薄的“鳍”(或鳍结构)，例如从基底延伸，蚀刻入基底的一硅层。场效应晶体管的通道制作于垂直的鳍中。一栅极提供于鳍的上方(例如包覆鳍)。该技术于通道的两侧形成栅极，使栅极可于两侧控制通道，此外，此技术还包括以下优点：减少短通道效应和提供更高的电流。
随着元件结构变得更致密，制作鳍式场效应晶体管遇到了许多问题，例如，传统的鳍式场效应晶体管制作方法使用各种的离子注入工艺，而注入工艺用来形成基底、鳍中的源极和漏极区。上述光刻工艺可能会导致基底、鳍或其它图样中的损坏(例如硅损坏)或非晶化效应(amorphorization effect)，因而使元件的效能降低。随着元件变的越来越小，硅损坏和非晶化效应不容易在后续工艺补救，使得元件效能恶化。因此，需要一可解决上述问题的集成电路元件的制造方法。
发明内容
根据上述问题，本发明提供一种鳍式场效应晶体管元件的制作方法，包括提供一基底，具有一鳍结构；形成一栅极结构，其中栅极结构位于部分的鳍结构上；形成一保护层于基底、鳍结构和栅极结构上；在形成保护层后，进行一离子注入工艺，以形成一源极和漏极区；及形成一凸出源极/漏极区，于源极和漏极区上方。
本发明另提供一种鳍式场效应晶体管元件的制作方法，包括提供一基底，具有一鳍结构；形成一栅极堆叠，其中栅极堆叠位于部分的鳍结构上；形成一保护层于基底、鳍结构和栅极堆叠上；在形成保护层后，进行一离子注入工艺，以形成一源极和漏极区；形成多个间隙壁，于栅极堆叠的侧壁；及形成一凸出源极/漏极区，于源极和漏极区上方。
本发明另提供一种鳍式场效应晶体管元件的制作方法，包括提供一基底；形成一鳍结构于基底上方；形成一栅极结构，其中栅极结构位于部分鳍结构上；形成一牺牲偏移保护层于鳍结构的另一部分上方；及之后，进行一离子注入工艺。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附附图，作详细说明如下。
附图说明
图1公开本发明一实施例FinFET元件制作方法的流程图。
图2A-图2F绘示本发明一实施例FinFET元件根据本发明图1的方法在各制造阶段的剖面图。
图3公开本发明一实施例FinFET元件制作方法的流程图。
图4A-图4F绘示本发明一实施例FinFET元件根据本发明图3的方法在各制造阶段的剖面图。
图5公开本发明一实施例FinFET元件制作方法的流程图。
图6A-图6F绘示本发明一实施例FinFET元件根据本发明图5的方法在各制造阶段的剖面图。
图7公开本发明一实施例FinFET元件制作方法的流程图。
图8A-图8F绘示本发明一实施例FinFET元件根据本发明图7的方法在各制造阶段的剖面图。
并且，上述附图中的附图标记说明如下：
100～方法；102～方块；
104～方块；106～方块；
108～方块；110～方块；
112～方块；114～方块；
200～半导体元件；210～基底；
211～鳍结构；212～隔离区；
220～栅极结构；222～中间层；
224～栅极介电层；226～栅极层；
228～硬式掩模层；229～间隙壁衬层；
230～虚置栅极间隙壁；232～第一保护层；
234～第一注入工艺；235～主要间隙壁；
236～凸出源/漏极区；238～第二保护层；
240～第二注入工艺；300～方法；
304～方块；306～方块；
308～方块；310～方块；
314～方块；316～方块；
400～半导体元件；410～基底；
411～鳍结构；412～隔离区；
420～栅极结构；422～中间层；
424～栅极介电层；426～栅极层；
428～硬式掩模层；432～第一保护层；
434～第一注入工艺；435～主要间隙壁；
436～凸出源/漏极区；438～第二保护层；
440～第二注入工艺；500～方法；
502～方块；504～方块；
506～方块；508～方块；
510～方块；512～方块；
600～半导体元件；610～基底；
611～鳍结构；612～隔离区；
620～栅极结构；622～中间层；
624～栅极介电层；626～栅极层；
628～硬式掩模层；629～间隙壁衬层；
630～虚置栅极间隙壁；632～第一保护层；
634～第一注入工艺；635～主要间隙壁；
636～凸出源/漏极区；636A～凹槽部分；
638～第二保护层；640～第二注入工艺；
700～方法；702～方块；
704～方块；706～方块；
708～方块；710～方块；
712～方块；714～方块；
716～方块；718～方块；
800～半导体元件； 810～基底；
811～鳍结构； 812～隔离区；
820～栅极结构； 822～中间层；
824～栅极介电层； 826～栅极层；
828～硬式掩模层； 832～第一保护层；
834～第一注入工艺； 835～主要间隙壁；
836～凸出源/漏极区；836A～凹槽部分；
838～第二保护层； 840～第二注入工艺。
具体实施方式
可理解的是，以下叙述提供许多不同的实施例或范例，公开本发明不同的特征。以下特定的范例仅是用来简要的叙述本发明，并不是用来限制本发明。举例来说，在以下叙述于第二图样上方形成第一图样的叙述可包括以下实施例：第一图样和第二图样直接接触，或可包括于第一图样和第二图样形成额外图样的实施例，因而使第一图样和第二图样没有直接接触。此外，本发明在各范例中可重复标号及/或文字，而此重复的复标及/或文字仅是用来简化和清楚的描述本发明，其本身并不代表各实施例和结构间的关系。
关于以下图1、图2A-图2F、图3、图4A-图4F、图5、图6A-图6F、图7、图8A-图8F，方法100、300、500、700和半导体元件200、400、600、800在以下的叙述描述。半导体元件200、400、600、800公开一鳍式场效应晶体管(FinFET)元件(或晶体管)或任何其它的部分(例如鳍)。图2A-图2F、图4A-图4F、图6A-图6F和图8A-图8F提供鳍式场效应晶体管元件200、400、600、800的两个附图，其中第一个附图是鳍式场效应晶体管沿着鳍结构的长度(部分的鳍式场效应晶体管)的剖面图，第二个附图是鳍式场效应晶体管沿着鳍结构的宽度(部分的鳍式场效应晶体管)的剖面图。在本发明公开中，鳍式场效应晶体管(FinFET)指任何以鳍为基础的多栅极晶体管。鳍式场效应晶体管元件200、400、600、800可包括于微处理器、记忆晶胞及/或其它集成电路元件。可理解的是，额外的步骤可提供于方法100、300、500、700之前、之后或之中，且一些以下描述的步骤在其它实施例中可被取代或被移除。另外可理解的是，半导体元件200、400、600、800中可加入其它额外的图样，且一些以下描述的图样在其它实施例中可被取代或被移除。
图1公开本发明一实施例FinFET元件200制作方法的流程图，请参照图1和图2A，在方块102中，一具有一鳍结构211的基底(晶片)210被提供。基底210包括结晶结构的硅，基底210包括任何适合的结晶方向[例如(100)、(110)、(111)或(001)结晶方向]。另外，基底210可包括任何适合的基础半导体，例如结晶态的锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化碘、砷化碘和/或锑化碘；或上述的组合。此外，基底210可包括隔离层上有硅(SOI)基底，其中隔离层上有硅(SOI)基底可以注氧隔离硅(SIMOX)、晶片结合和/或其它适合的方法形成。
基底210亦可包括一隔离层，隔离层包括任何适合的材料，例如包括氧化硅、蓝宝石、或其它适合的隔离材料和/或上述的结合。一基础隔离层可以是一埋藏氧化层(BOX)。隔离是由任何适合的工艺形成，例如注入(如注氧隔离硅SIMOX)、氧化工艺、沉积工艺和/或其它适合的工艺。在一些示范性的FinFET元件200中，隔离层是隔离层上有硅基底的一单元(例如层)。
基底210可依照本领域普通技术人员所熟知的设计上的需求包括各种的掺杂区(例如p型阱或n型阱)。掺杂区掺杂p型掺杂物，例如硼或BF2；p型掺杂物，例如磷或砷或上述的组合。掺杂区可直接形成于基底210上，形成于一p阱结构中，形成于一n阱结构中，形成于一双阱结构中或使用凸出结构。半导体基底210可还包括各种的主动区，例如用于N型金氧半导体晶体管元件的区域和用于P型金氧半导体晶体管元件的区域。
形成于基底210上方的鳍结构211包括一或多个鳍。在本发明实施例中，为简洁，鳍结构211仅包括单一鳍。鳍包括任何适合的材料，例如鳍结构211包括硅鳍(Si-fin)。鳍结构211可包括一覆盖层于鳍上，而该一覆盖层可以是硅覆盖层。
鳍结构211是由任何适合的工艺形成，该些工艺包括各种沉积、光刻和/或蚀刻工艺。一示范性的光刻工艺可包括形成一光致抗蚀剂层于基底上(例如于一硅层上)、对光致抗蚀剂进行曝光、进行一曝光前烘烤工艺和对光致抗蚀剂进行显影、形成一包括光致抗蚀剂的掩模单元。掩模单元可接着使用于蚀刻硅层以形成鳍结构的工艺，鳍结构可使用反应离子蚀刻工艺(RIE)或其它适合的工艺蚀刻形成。在一范例中，硅鳍211是图形化和蚀刻部分的硅基底210形成。在另一实施例中，鳍结构211的硅鳍是图形化和蚀刻隔离层上的硅层形成，例如隔离层上有硅(SOI)基底的硅-隔离层-硅堆叠的上硅层。可理解的是，多个平行的鳍结构可使用一相似的方法形成。另外，鳍结构211可使用两次图形曝光(DPL)工艺形成，两次图形曝光工艺为一方法，使用将一图案分成两个插入的图案图形化基底，两次图形曝光(DPL)工艺允许增强的图样(例如鳍)密度，各种的两次图形曝光方法可包括使用两次曝光(例如使用两个掩模组)、形成相邻的间隙壁图样、移除图样以提供间隙壁的图案、光致抗蚀剂凝固和/或其它适合的工艺。
示范性的隔离区212形成于基底210上，以隔绝基底210的各区域。隔离区212使用例如区域氧化硅或浅沟槽隔离的隔离技术，以定义电性隔离的各区域。在本实施例中，隔离区212包括浅沟槽隔离(STI)。隔离区212包括氧化硅、氮化硅、氮氧化硅、其它适合的材料或上述的组合。隔离区212是以任何适合的工艺形成。在一范例中，浅沟槽隔离的形成包括光刻工艺、于基底中蚀刻一沟槽，于沟槽中填入一或多个介电材料(例如使用化学气相沉积工艺)。在本发明实施例中，沟槽可部分填满，使沟槽间的基底形成鳍结构。在一些范例中，填入的沟槽可包括多层结构，例如于热氧化衬层上填入氮化硅或氧化硅。
在方块104中，一或多个栅极结构220形成于基底210上方(包括部分的鳍结构211上方)。在本实施例中，一栅极结构220形成于包括鳍结构211的中央部分的基底210上方。举例来说，栅极结构以下述工艺形成：沉积、光刻图形化、蚀刻工艺。沉积工艺包括化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、高密度等离子体化学气相沉积法(HDPCVD)、有机金属化学气相沉积法(MOCVD)、遥控等离子体化学气相沉积法(RPCVD)、等离子体辅助化学气相沉积法(PECVD)、电镀或其它适合的工艺及/或上述的组合。光刻图形化包括涂布光致抗蚀剂(例如旋转涂布)、软烤、掩模对准、曝光、曝光后烘烤、显影光致抗蚀剂、清洗、干燥(例如硬烤)、其它适合的工艺和/或上述的组合。另外，光刻曝光工艺可以其它适合的方法执行或取代，例如无光罩光刻、电子束写入、离子束写入。蚀刻工艺包括干蚀刻、湿蚀刻及/或其它蚀刻方法(例如反应离子蚀刻)。
栅极结构220包括一具有中间层222的栅极堆叠、一栅极介电层224、一栅极层226和一硬式掩模层228。栅极堆叠是由任何适合的工艺形成。在一范例中，一硬式掩模层形成于栅极层上；一图案化的光致抗蚀剂层形成于硬式掩模层上；该光致抗蚀剂层的图案转换至硬式掩模层，且之后转换至一栅极层、一栅极介电层和一中间层，以形成栅极结构220的栅极堆叠。可理解的是，栅极结构220的栅极堆叠可包括其它层。举例来说，栅极结构220可包括中间层、盖层、扩散/阻障层、介电层、导电层、其它适合的层和/或上述的组合。
中间层222形成于基底210和鳍结构211上方。中间层222是由任何适合的工艺形成至任何适合的厚度。举例来说，中间层222包括一氧化硅层(例如热氧化或化学氧化)。另外，中间层222包括氮氧化硅(SiON)。
栅极介电层224是以任何适合的工艺形成于中间层222上方。栅极介电层224包括一介电材料，例如氧化硅、氮化硅、氮氧化硅、高介电材料、其它适合的介电材料，及/或上述的组合。高介电材料苦包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-铝的合金(HfO2-Al2O3)、其它适合的高介电材料及/或上述的组合。
栅极层226(亦称为栅电极)是以任何适合的工艺形成于栅极介电层224上方，栅极层226包括任何适合的材料，例如多晶硅、铝、铜、钛、钽、钨、钼、氮化物、硅化镍、硅化钴、TiN、W、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它适合的材料或上述的组合。
硬式掩模层228以任何适合的工艺形成于栅极层226上方，硬式掩模层228包括任何适合的材料，例如氮化硅、SiON、SiC、SiOC、旋转涂布玻璃(SOG)、低介电薄膜、硅酸四乙酯(TEOS)、等离子体辅助化学气相沉积氧化物(PE-oxide)、高宽高比工艺(HARP)形成的氧化物及/或其它适合的材料。
栅极结构220可还包括间隙壁衬层229和虚置栅极间隙壁230，如图2A所示。间隙壁衬层229和虚置栅极间隙壁230以任何适合的工艺形成至任何适合的厚度。间隙壁衬层229可包括氧化物材料(例如氧化硅)，虚置栅极间隙壁230(位于栅极堆叠的每一侧壁上)可包括氮化物材料(例如氮化硅)。在各实施例中，虚置栅极间隙壁230包括以下材料：例如氮化硅、碳化硅、氮氧化硅、其它适合的材料及/或上述的组合。虚置栅极间隙壁230可用来使后续形成的掺杂区(例如源/漏极区)偏移。虚置栅极间隙壁230还可用来调整源/漏极区(接面)的轮廓。栅极结构220可还包括一密封层或任何其它适合的图样。
后续进行传统的工艺，于鳍结构211中形成各掺杂区。举例来说，各掺杂区可包括轻掺杂源/漏极区(LDD)、源/漏极区(S/D，其亦可以称为重掺杂源/漏极区)。值得注意的是，例如离子注入的注入工艺可对基底210(包括鳍结构211)造成损坏使基底210(包括鳍结构211)造成非晶化的效应。特别是，注入工艺可对含硅鳍结构(硅鳍)造成损坏，因而影响元件的效能。当元件持续的微缩(例如鳍宽度微缩)，注入造成的损坏和非晶化效应越来越严重，更进一步影响元件的效能。
因此，在方块106中，一第一保护层形成于基底的上方，如图2B所示。举例来说，第一保护层232形成于基底210、鳍结构211和栅极结构220的上方。第一保护层232可另外称为牺牲偏移保护层(SOP)，理由如以下所讨论的，保护层232用作(1)清洁表面及/或材料层去除的工艺时的牺牲层，(2)作为设计接面轮廓(例如接面设计的参考)的偏移，及/或(3)作为一保护层，防止离子注入相关的结晶损坏。可理解的是，不同实施例可有不同的优点，且任何实施例并不需要特定的优点。第一保护层232是以任何适合的工艺形成至任何厚度。第一保护层232包括任何适合的材料，例如氧化物及/或氮化物材料，例如氮氧化硅。一示范性的第一保护层232包括低介电材料。
在方块108中，进行一第一注入工艺234(例如接面注入)，以形成源/漏极区，如图2C所示。如上所标注的，第一保护层232可用作设计接面轮廓的偏移。因此，第一保护层232的厚度可依接面轮廓变动，例如厚度是依注入工艺形成的接面深度变动)。第一保护层232亦可以用来抑制第一注入工艺234中对基底210、鳍结211及/或栅极结构220造成的损坏。
第一注入工艺234使用任何适合的掺杂物，掺杂物依据所制作的元件的型态，例如NMOS元件或PMOS元件。例如源/漏极区注入p型掺杂物(例如硼或BF2)；n型掺杂物(例如磷或砷)；及/或上述的组合。源/漏极区可包括各掺杂轮廓，可进行一或多个退火工艺，使源/漏极区活化。退火工艺包括快速退火工艺(RTA)及/或激光退火工艺。
在本实施例中，在第一注入工艺234之后，第一保护层232是蚀刻，以形成间隙壁衬层，如图2D所示。之后可进行表面清洗工艺，清洁表面，以进行源/漏极外延成长工艺。另外。可进行表面清洗工艺，其中第一保护层232用作表面清洗工艺中的牺牲层。例如，在清洗工艺中，第一保护层232可被移除，而清洗工艺不会对基底210、鳍结构211及/或栅极结构220造成影响。对于任何于第一保护层232上进行的工艺，该工艺对于第一保护层232和基底210及/或鳍结构211(在第一实施例中包括硅)具有蚀刻选择比。
之后可于虚置栅极间隙壁230上方形成主要间隙壁235，且在本实施例中主要间隙壁235形成于第一保护层232(用作间隙壁衬层)上方。主要间隙壁235以任何工艺形成至任何厚度。主要间隙壁235包括一介电材料，例如氮化硅、碳化硅、氮氧化硅、其它适合的材料及/或上述的组合。主要间隙壁235可用来使后续形成的掺杂区(例如凸出的源/漏极区)偏移。
请参照图1和图2D，在方块110中，凸出源/漏极区236形成于鳍结构211的源/漏极上方。凸出源/漏极区236可由一或是多个外延工艺形成，藉此Si图样、SiGe图样和/或其它适合的图样可以结晶状态形成于鳍结构211上。外延工艺包括CVD沉积技术(例如气相外延VPE及/或高真空化学气相沉积UHV-CVD)、分子束外延法及/或其它适合的工艺。外延工艺可使用气体或液体的前趋物，与鳍结构211的组成(例如Si)作用。因此，本实施例可形成应变通道，以增加载子移动率和提升元件效能。凸出源/漏极区236可同环境(in-situ)掺杂。掺杂物可包括p型掺杂物(例如硼或BF2)；n型掺杂物(例如磷或砷)；及/或上述的组合。
如图2E所示，若凸出源/漏极区没有进行同环境(in-situ)掺杂，在方块112中，一第二保护层238使用任何的工艺形成于基底的上方，且可形成任何的厚度。举例来说，第二保护层238形成于基底210、鳍结构211和栅极结构220的上方。第二保护层238可类似于第一保护层234。例如，第二保护层238可表现出SOP层一或多个的功能，例如在表面清洁工艺及/或材料移除工艺中作为一牺牲层，作为设计接面轮廓(例如接面设计参考)的偏移，及/或保护防止离子注入相关的晶体损坏。第二保护层238包括任何适合的材料，例如，一氧化物或氮化物材料(例如氮氧化硅)。一示范性的第二保护层238包括低介电材料。
之后，在方块114中，进行一第二注入工艺240(例如接面注入工艺)，以掺杂凸出源/漏极区236。第二注入工艺240穿过第二保护层238进行，其中第二保护层238可用作设计接面轮廓的偏移，第二保护层238的厚度依据接面轮廓的设计变化(例如第二保护层的厚度依据接面深度变化)。第二保护层238亦可抑制第二注入工艺240中对基底210、鳍结构211及/或栅极结构220的损坏。
第二注入工艺240可使用任何适合的掺杂物，掺杂物可依照制作元件的型态(例如NMOS或PMOS)元件。例如，源/漏极区注入p型掺杂物(例如硼或BF2)；n型掺杂物(例如磷或砷)；及/或上述的组合。源/漏极区可包括各掺杂轮廓，可进行一或多个退火工艺，使源/漏极区活化。退火工艺包括快速退火工艺(RTA)及/或激光退火工艺。
之后，半导体元件200可更进一步进行CMOS或MOS技术工艺，以形成此技术所知的各种图样。例如，后续可进行一清洗工艺，以准备源/漏极接触(例如源/漏极硅化物)的表面。第二保护层238可用作表面清洗工艺的牺牲层，因此第二保护层238可在清洗工艺被移除，而清洗工艺不会影响到基底210、鳍结构211(包括凸出源/漏极区236)及/或栅极结构220。类似于第一保护层232，任何进行于第二保护层238上的工艺对于第二保护层238和基底210(及/或鳍结构211)间有一蚀刻选择比，其中鳍结构和基底在本实施例中包括硅。
后续工艺可于基底210上形成各种的接触/插塞/线和多层内连接图样(例如金属层和内连接介电)，以连接半导体元件200各图样或结构。额外的图样可提供至元件(包括形成的栅极结构)的电性内连接。举例来说，一多层内连接包括垂直内连接(例如传统的插塞和接触)和水平内连接(例如金属线)。各内连接图样可包括各导电材料(包括铜、钨及/或硅)。本发明一范例使用镶嵌及/或双镶嵌工艺，以形成铜相关的多层内连接结构。
图3公开本发明一实施例FinFET元件制造方法的流程图。请参照图3和图4A，在一方块中，提供一具有一鳍结构的基底(晶片)，基底包括结晶结构的硅，基底410包括任何适合的结晶方向[例如(100)、(110)、(111)或(001)结晶方向]。另外，基底410可包括任何适合的基础半导体，例如结晶态的锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化碘、砷化碘和/或锑化碘；或上述的组合。此外，基底410可包括隔离层上有硅(SOI)基底，其中隔离层上有硅(SOI)基底可以注氧隔离硅(SIMOX)、晶片结合和/或其它适合的方法形成。
基底410亦可包括一隔离层，隔离层包括任何适合的材料，例如包括氧化硅、蓝宝石、或其它适合的隔离材料和/或上述的结合。一基础隔离层可以是一埋藏氧化层(BOX)。隔离是由任何适合的工艺形成，例如注入(如注氧隔离硅SIMOX)、氧化工艺、沉积工艺和/或其它适合的工艺。在一些示范性的FinFET元件400中，隔离层是隔离层上有硅基底的一单元(例如层)。
基底410可依照本领域普通技术人员所熟知的设计上的需求包括各种的掺杂区(例如p型阱或n型阱)。掺杂区掺杂p型掺杂物，例如硼或BF2；p型掺杂物，例如磷或砷或上述的组合。掺杂区可直接形成于基底410上，形成于一p阱结构中，形成于一n阱结构中，形成于一双阱结构中或使用凸出结构。半导体基底410可还包括各种的主动区，例如用于N型金氧半导体晶体管元件的区域和用于P型金氧半导体晶体管元件的区域。
形成于基底410上方的鳍结构411包括一或多个鳍。在本发明实施例中，为简洁，鳍结构411仅包括单一鳍。鳍包括任何适合的材料，例如鳍结构411包括硅鳍(Si-fin)。鳍结构411可包括一覆盖层于鳍上，而该一覆盖层可以是硅覆盖层。
鳍结构411是由任何适合的工艺形成，该些工艺包括各种沉积、光刻和/或蚀刻工艺。一示范性的光刻工艺可包括形成一光致抗蚀剂层于基底上(例如于一硅层上)、对光致抗蚀剂进行曝光、进行一曝光前烘烤工艺和对光致抗蚀剂进行显影、形成一包括光致抗蚀剂的掩模单元。掩模单元可接着使用于蚀刻硅层形成鳍结构的工艺，鳍结构可使用反应离子蚀刻工艺(RIE)或其它适合的工艺蚀刻形成。在一范例中，硅鳍411是图形化和蚀刻部分的硅基底410形成。在另一实施例中，鳍结构411的硅鳍是图形化和蚀刻隔离层上的硅层形成，例如隔离层上有硅(SOI)基底的硅-隔离层-硅堆叠的上硅层。可理解的是，多个平行的鳍结构411可使用一相似的方法形成。另外，鳍结构可使用两次图形曝光(DPL)工艺形成，两次图形曝光工艺为一方法，使用将一图案分成两个插入的图案图形化基底，两次图形曝光(DPL)工艺允许增强的图样(例如鳍)密度，各种的两次图形曝光方法可包括使用两次曝光(例如使用两个掩模组)、形成相邻的间隙壁图样、移除图样以提供间隙壁的图案、光致抗蚀剂凝固和/或其它适合的工艺。
示范性的隔离区412形成于基底410上，以隔绝基底410的各区域。隔离区412使用例如区域氧化硅或浅沟槽隔离的隔离技术，以定义电性隔离的各区域。在本实施例中，隔离区412包括浅沟槽隔离(STI)。隔离区412包括氧化硅、氮化硅、氮氧化硅、其它适合的材料或上述的组合。隔离区412是以任何适合的工艺形成。在一范例中，浅沟槽隔离的形成包括光刻工艺、于基底中蚀刻一沟槽，于沟槽中填入一或多个介电材料(例如使用化学气相沉积工艺)。在本发明实施例中，沟槽可部分填满，使沟槽间的基底形成鳍结构。在一些范例中，填入的沟槽可包括多层结构，例如氮化硅或氧化硅填入热氧化衬层。
在方块304中，一或多个栅极结构形成于基底410上方(包括部分的鳍结构411上方)。在本实施例中，一栅极结构420形成于包括鳍结构411的中央部分的基底410上方。举例来说，栅极结构420以下述工艺形成：沉积、光刻图形化、蚀刻工艺。沉积工艺包括化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、高密度等离子体化学气相沉积法(HDPCVD)、有机金属化学气相沉积法(MOCVD)、遥控等离子体化学气相沉积法(RPCVD)、等离子体辅助化学气相沉积法(PECVD)、电镀或其它适合的工艺及/或上述的组合。光刻图形化包括涂布光致抗蚀剂(例如旋转涂布)、软烤、掩模对准、曝光、曝光后烘烤、显影光致抗蚀剂、清洗、干燥(例如硬烤)、其它适合的工艺和/或上述的组合。另外，光刻曝光工艺可以其它适合的方法执行或取代，例如无光罩光刻、电子束写入、离子束写入。蚀刻工艺包括干蚀刻、湿蚀刻及/或其它蚀刻方法(例如反应离子蚀刻)。
栅极结构420包括一具有中间层422的栅极堆叠、一栅极介电层424、一栅极层426和一硬式掩模层428。栅极堆叠是由任何适合的工艺形成。在一范例中，一硬式掩模层形成于栅极层上；一图案化的光致抗蚀剂层形成于硬式掩模层上；该光致抗蚀剂层的图案转换至硬式掩模层，且之后转换至一栅极层、一栅极介电层和一中间层，以形成栅极结构420的栅极堆叠。可理解的是，栅极结构420的栅极堆叠可包括其它层。举例来说，栅极结构420可包括中间层、盖层、扩散/阻障层、介电层、导电层、其它适合的层和/或上述的组合。
中间层422形成于基底410和鳍结构411上方。中间层422是由任何适合的工艺形成至任何适合的厚度。举例来说，中间层422包括一氧化硅层(例如热氧化或化学氧化)。另外，中间层422包括氮氧化硅(SiON)。
栅极介电层424是以任何适合的工艺形成于中间层422上方。栅极介电层424包括一介电材料，例如氧化硅、氮化硅、氮氧化硅、高介电材料、其它适合的介电材料，及/或上述的组合。高介电材料苦包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-铝的合金(HfO2-Al2O3)、其它适合的高介电材料及/或上述的组合。
栅极层426(亦称为栅电极)是以任何适合的工艺形成于栅极介电层424上方，栅极层426包括任何适合的材料，例如多晶硅、铝、铜、钛、钽、钨、钼、氮化物、硅化镍、硅化钴、TiN、W、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它适合的材料或上述的组合。
硬式掩模层428以任何适合的工艺形成于栅极层426上方，硬式掩模层428包括任何适合的材料，例如氮化硅、SiON、SiC、SiOC、旋转涂布玻璃(SOG)、低介电薄膜、硅酸四乙酯(TEOS)、等离子体辅助化学气相沉积氧化物(PE-oxide)、高宽高比工艺(HARP)形成的氧化物及/或其它适合的材料。
在方块306中，一第一保护层432形成于基底410的上方，如图4B所示。举例来说，第一保护层432形成于基底410、鳍结构411和栅极结构420的上方。第一保护层432可另外称为牺牲偏移保护层(SOP)，理由如以下所讨论的，保护层432用作(1)清洁表面及/或材料层去除的工艺时的牺牲层，(2)作为设计接面轮廓(例如接面设计的参考)的偏移，及/或(3)作为一保护层，防止离子注入相关的结晶损坏。可理解的是，不同实施例可有不同的益处，且任何实施例并不需要特定的益处。第一保护层432是以任何适合的工艺形成至任何厚度。第一保护层432包括任何适合的材料，例如氧化物及/或氮化物材料，例如氮氧化硅。一示范性的第一保护层432包括低介电材料。
在方块308中，进行一第一注入工艺434(例如接面注入)，以形成源/漏极区，如图4C所示。如上所标注的，第一保护层432可用作设计接面轮廓的偏移。因此，第一保护层432的厚度可依接面轮廓变动(例如厚度是依注入工艺形成的接面深度变动)。第一保护层432亦可以用来抑制第一注入工艺434中对基底410、鳍结构411及/或栅极结构420造成的损坏
第一注入工艺434使用任何适合的掺杂物，掺杂物依据所制作的元件的型态，例如NMOS元件或PMOS元件。例如源/漏极区注入p型掺杂物(例如硼或BF2)；n型掺杂物(例如磷或砷)；及/或上述的组合。源/漏极区可包括各掺杂轮廓，可进行一或多个退火工艺，使源/漏极区活化。退火工艺包括快速退火工艺(RTA)及/或激光退火工艺。
在本实施例中，在第一注入工艺434之后，第一保护层432系蚀刻，以形成间隙壁衬层，如图4D所示。之后可进行表面清洗工艺，清洁表面，以进行源/漏极外延成长工艺。另外。可进行表面清洗工艺，其中第一保护层432用作表面清洗工艺中的牺牲层。例如，在清洗工艺中，第一保护层432可被移除，而清洗工艺不会对基底410、鳍结构411及/或栅极结构420造成影响。对于任何于第一保护层432上进行的工艺，该工艺对于第一保护层432和基底410及/或鳍结构411(在第一实施例中包括硅)具有蚀刻选择比。
在方块310中，间隙壁形成于栅极堆叠的侧壁，例如，主要间隙壁435形成于栅极堆叠(包括中间层422、栅极介电层424、栅极层426和硬式掩模层428)的侧壁，且在本实施例中，主要间隙壁亦形成在蚀刻的第一保护层432(作为间隙壁衬层)上方。主要间隙壁435以任何工艺形成至任何厚度。主要间隙壁435包括一介电材料，例如氮化硅、碳化硅、氮氧化硅、其它适合的材料及/或上述的组合。主要间隙壁435可用来使后续形成的掺杂区(例如凸出的源/漏极区)偏移。
请参照图3和图4D，在方块312中，凸出源/漏极区436形成于鳍结构411的源/漏极上方。凸出源/漏极区436可由一或是多个外延工艺形成，藉此Si图样、SiGe图样和/或其它适合的图样可以结晶状态形成于鳍结构411上。外延工艺包括CVD沉积技术(例如气相外延VPE及/或高真空化学气相沉积UHV-CVD)、分子束外延法及/或其它适合的工艺。外延工艺可使用气体或液体的前趋物，和鳍结构411的组成(例如Si)作用。因此，本实施例可形成应变通道，以增加载子移动率和提升元件效能。凸出源/漏极区436可同环境(in-situ)掺杂。掺杂物可包括p型掺杂物(例如硼或BF2)；n型掺杂物(例如磷或砷)；及/或上述的组合。
如图4E所示，若凸出源/漏极区没有进行同环境(in-situ)掺杂，在方块314中，一第二保护层438使用任何的工艺形成于基底的上方，且可形成任何厚度的第二保护层。举例来说，第二保护层438形成于基底410、鳍结构411和栅极结构420的上方。第二保护层438可类似于第一保护层434。例如，第二保护层438可表现出SOP层一或多个的功能，例如在表面清洁工艺及/或材料移除工艺中作为一牺牲层，作为设计接面轮廓(例如接面设计参考)的偏移，及/或保护防止离子注入相关的晶体损坏。第二保护层438包括任何适合的材料，例如，一氧化物或氮化物材料(例如氮氧化硅)。一示范性的第二保护层438包括低介电材料。
之后，在方块316中，进行一第二注入工艺440(例如接面注入工艺)，以掺杂凸出源/漏极区436。第二注入工艺440穿过第二保护层438进行，其中第二保护层438可用作设计接面轮廓的偏移，第二保护层438的厚度依据接面轮廓的设计变化(例如第二保护层438的厚度依据接面深度变化)。第二保护层438亦可抑制第二注入工艺440中对基底410、鳍结构411及/或栅极结构420的损坏。
第二注入工艺440可使用任何适合的掺杂物，掺杂物可依照制作元件的型态(例如NMOS或PMOS)元件。例如，源/漏极区注入p型掺杂物(例如硼或BF2)；n型掺杂物(例如磷或砷)；及/或上述的组合。源/漏极区可包括各掺杂轮廓，可进行一或多个退火工艺，使源/漏极区活化。退火工艺包括快速退火工艺(RTA)及/或激光退火工艺。
之后，半导体元件400可更进一步进行CMOS或MOS技术工艺，以形成此技术所知的各种图样。例如，后续可进行一清洗工艺，以准备源/漏极接触(例如源/漏极硅化物)的表面。第二保护层438可用作表面清洗工艺的牺牲层，因此第二保护层438可在清洗工艺被移除，而清洗工艺不会影响到基底410、鳍结构411(包括凸出源/漏极区436)及/或栅极结构420。类似于第一保护层432，任何进行于第二保护层438上的工艺对于第二保护层438和基底410(及/或鳍结构411)间有一蚀刻选择比，其中鳍结构和基底在本实施例中包括硅。
后续工艺可于基底410上形成各种的接触/插塞/线和多层内连接图样(例如金属层和内连接介电)，以连接半导体元件400各图样或结构。额外的图样可提供至元件(包括形成的栅极结构)的电性内连接。举例来说，一多层内连接包括垂直内连接(例如传统的插塞和接触)和水平内连接(例如金属线)。各内连接图样可包括各导电材料(包括铜、钨及/或硅)。本发明一范例使用镶嵌及/或双镶嵌工艺，以形成铜相关的多层内连接结构。
图5公开本发明一实施例FinFET元件600制作方法500的流程图，图6A-图6F绘示本发明一实施例FinFET元件600根据本发明方法500在各制造阶段的剖面图。方法500类似于上述的方法100。请参照图5和图6A，类似于方法100，在方块502中，一具有一鳍结构611的基底610(晶片)被提供，基底610亦包括示范性的隔离区612。在方块504中，一栅极结构620形成于基底610上方和部分的鳍结构611上方。栅极结构620包括一栅极堆叠(包括一中间层622、一栅极介电层624、一栅极层626和一硬式掩模层628)、间隙壁衬层629和虚置栅极间隙壁630。基底610、鳍结构611、隔离区612、栅极结构620、中间层622、栅极介电层624、栅极层626、硬式掩模层628、间隙壁衬层629和虚置栅极间隙壁630可类似于图2A-图2F所公开的基底210、鳍结构211、隔离区212、栅极结构220、中间层222、栅极介电层224、栅极层226、硬式掩模层228、间隙壁衬层229和虚置栅极间隙壁230。
在方块506中，一第一保护层形成于基底的上方，如图6B所示。举例来说，第一保护层632形成于基底610、鳍结构611和栅极结构620的上方。第一保护层632可另外称为牺牲偏移保护层(SOP)，理由如以下所讨论的，保护层632用作(1)清洁表面及/或材料层去除的工艺时的牺牲层，(2)作为设计接面轮廓(例如接面设计的参考)的偏移，及/或(3)作为一保护层，防止离子注入相关的结晶损坏。可理解的是，不同实施例可有不同的益处，且任何实施例并不需要特定的益处。第一保护层632是以任何适合的工艺形成至任何厚度。第一保护层632包括任何适合的材料，例如氧化物及/或氮化物材料，例如氮氧化硅。一示范性的第一保护层632包括低介电材料。
在方块508中，进行一第一注入工艺634(例如接面注入)，以形成源/漏极区，如图6C所示。如上所标注的，第一保护层632可用作设计接面轮廓的偏移。因此，第一保护层632的厚度可依接面轮廓变动，例如厚度是依注入工艺形成的接面深度变动)。第一保护层632亦可以用来抑制第一注入工艺634中对基底610、鳍结构611及/或栅极结构620造成的损坏。
在本实施例中，在第一注入工艺634之后，第一保护层632系蚀刻，形成如图6D所示的间隙壁衬层。之后可进行表面清洗工艺，清洁表面，以进行源/漏极外延成长工艺。另外，可进行表面清洗工艺，其中第一保护层632用作表面清洗工艺中的牺牲层。例如，在清洗工艺中，第一保护层632可被移除，而清洗工艺不会对基底610、鳍结构611及/或栅极结构620造成影响。对于任何于第一保护层632上进行的工艺，该工艺对于第一保护层632和基底610及/或鳍结构611(在第一实施例中包括硅)具有蚀刻选择比。类似于上述的主要间隙壁235，主要间隙壁635可于后续步骤形成于虚置栅极间隙壁630上方，且在本实施例中，主要间隙壁可形成于蚀刻的第一保护层632上方(作为一间隙壁衬层)。
在方块510和512中，方法500和方法100稍有不同。一凹槽形成于鳍结构的另一部分(例如栅极结构形成位置的另一部分)，且形成一凸出源/漏极区，其中凸出源/漏极区填入上述凹槽中。请参照图6D，部分的鳍结构611凹陷(以虚线636A标示)。凸出源/漏极区636(S/D)形成于鳍结构611的源/漏极区上方，包括(且填入)鳍结构的凹槽部分636A上方。凸出源/漏极区636类似于上述图2D所公开的凸出源/漏极区236。凸出源/漏极区636可同环境掺杂。
如图6E和图6F所示，在方块514和516中，若凸出源/漏极区没有同环境(in-situ)掺杂，一第二保护层638使用任何的工艺形成于基底的上方，且可形成任何的厚度，且进行一第二注入工艺640(例如接面掺杂工艺)，掺杂凸出源/漏极区636。例如，第二保护层638形成于基底610、鳍结构611和栅极结构620的上方。第二保护层638可类似于第一保护层632(和上述的第二保护层238)。第二保护层638可表现出SOP层一或多个的功能，例如在表面清洁工艺及/或材料移除工艺中作为一牺牲层，作为设计接面轮廓(例如接面设计参考)的偏移，及/或保护防止离子注入相关的晶体损坏。
第二注入工艺640可类似于第二注入工艺240，第二注入工艺穿过第二保护层638进行，其中第二保护层638可用作设计接面轮廓的偏移，第二保护层的厚度依据接面轮廓的设计变化(例如第二保护层的厚度依据接面深度变化)。第二保护层638亦可抑制第二注入工艺640中对基底610、鳍结构611及/或栅极结构620的损坏。
之后，半导体元件600可更进一步进行CMOS或MOS技术工艺，以形成此技术所知的各种图样。例如，后续可进行一清洗工艺，以准备源/漏极接触(例如源/漏极硅化物)的表面。第二保护层638可用作表面清洗工艺的牺牲层，因此第二保护层638可在清洗工艺被移除，而清洗工艺不会影响到基底610、鳍结构611(包括凸出源/漏极区636)及/或栅极结构620。类似于第一保护层632，任何进行于第二保护层638上的工艺对于第二保护层638和基底610(及/或鳍结构611)间有一蚀刻选择比，其中鳍结构和基底在本实施例中包括硅。
后续工艺可于基底610上形成各种的接触/插塞/线和多层内连接图样(例如金属层和内连接介电)，以连接半导体元件600各图样或结构。额外的图样可提供至元件(包括形成的栅极结构)的电性内连接。举例来说，一多层内连接包括垂直内连接(例如传统的插塞和接触)和水平内连接(例如金属线)。各内连接图样可包括各导电材料(包括铜、钨及/或硅)。本发明一范例使用镶嵌及/或双镶嵌工艺，以形成铜相关的多层内连接结构。
图7公开本发明一实施例FinFET元件800制作方法700的流程图，图8A-图8F绘示本发明一实施例FinFET元件800根据本发明方法700在各制造阶段的剖面图。方法700类似于上述的方法300。请参照图7和图8A，类似于方法300，在方块702中，一具有一鳍结构811的基底810(晶片)被提供，基底810形成于基底上方和部分的鳍结构811上方，基底亦包括一示范性的隔离区812。在方块704中，栅极结构820包括一位于基底810和部分鳍结构811上的栅极堆叠，栅极堆叠包括一中间层822、一栅极介电层824、一栅极层826和一硬式掩模层828。基底810、鳍结构811、隔离区812、栅极结构820、中间层822、栅极介电层824、栅极层826和硬式掩模层828可类似于图4A-图4F所公开的基底410、鳍结构411、隔离区412、栅极结构420、中间层422、栅极介电层424、栅极层426、硬式掩模层428。
在方块706中，一第一保护层形成于基底的上方，如图8B所示。举例来说，第一保护层832形成于基底810、鳍结构811和栅极结构820的上方。第一保护层832可类似于图4B的第一保护层432。第一保护层832可另外称为牺牲偏移保护层(SOP)，理由如以下所讨论的，保护层832用作(1)清洁表面及/或材料层去除的工艺时的牺牲层，(2)作为设计接面轮廓(例如接面设计的参考)的偏移，及/或(3)作为一保护层，防止离子注入相关的结晶损坏。可理解的是，不同实施例可有不同的益处，且任何实施例并不需要特定的益处。第一保护层832是以任何适合的工艺形成至任何厚度。第一保护层832包括任何适合的材料，例如氧化物及/或氮化物材料，例如氮氧化硅。一示范性的第一保护层832包括低介电材料。
在方块708中，进行一第一注入工艺834(例如接面注入)，以形成源/漏极区，如图8C所示。如上所标注的，第一保护层832可用作设计接面轮廓的偏移。因此，第一保护层832的厚度可依接面轮廓变动(例如厚度是依注入工艺形成的接面深度变动)。第一保护层832亦可以用来抑制第一注入工艺834中对基底810、鳍结构811及/或栅极结构820造成的损坏。
在本实施例中，在第一注入工艺的834后，第一保护层832被蚀刻，形成如图8D所示的间隙壁衬层。之后可进行表面清洗工艺，清洁表面，以进行源/漏极外延成长工艺。另外。可进行表面清洗工艺，其中第一保护层832用作表面清洗工艺中的牺牲层。例如，在清洗工艺中，第一保护层832可被移除，而清洗工艺不会对基底810、鳍结构811及/或栅极结构820造成影响。对于任何于第一保护层832上进行的工艺，该工艺对于第一保护层832和基底810及/或鳍结构811(在第一实施例中包括硅)具有蚀刻选择比。
类似于方法300，在方法700的方块710中主要间隙壁835形成于栅极堆叠的侧壁，且在本实施例中，主要间隙壁835亦形成在蚀刻的第一保护层832(作为间隙壁衬层)上方，主要间隙壁835可类似于上述的主要间隙壁435。
在方块712和714中，方法700和方法300稍有不同。一凹槽形成于鳍结构的另一部分(例如栅极结构形成位置的另一部分)，且形成一凸出源/漏极区，其中凸出源/漏极区填入上述凹槽中。请参照图8D，部分的鳍结构811凹陷(以虚线836A标示)。凸出源/漏极区836(S/D)形成于鳍结构811的源/漏极区上方，包括(且填入)鳍结构的凹槽部分836A上方。凸出源/漏极区836类似于上述图4D所公开的凸出源/漏极区436。凸出源/漏极836可同环境掺杂。
如图8E和图8F所示，在方块716和718中，若凸出源/漏极区没有同环境(in-situ)掺杂，一第二保护层838使用任何的工艺形成于基底的上方，且可形成任何的厚度，且进行一第二注入工艺840(例如接面掺杂工艺)，掺杂凸出源/漏极区836。例如，第二保护层838形成于基底810、鳍结构811和栅极结构820的上方。第二保护层838可类似于第一保护层832(和上述的第二保护层438)。第二保护层838可表现出SOP层一或多个的功能，例如在表面清洁工艺及/或材料移除工艺中作为一牺牲层，作为设计接面轮廓(例如接面设计参考)的偏移，及/或保护防止离子注入相关的晶体损坏。
第二注入工艺840可类似于第二注入工艺440，第二注入工艺穿过第二保护层838进行，其中第二保护层838可用作设计接面轮廓的偏移，第二保护层838的厚度依据接面轮廓的设计变化(例如第二保护层的厚度依据接面深度变化)。第二保护层838亦可抑制第二注入工艺840中对基底810、鳍结构811及/或栅极结构820的损坏。
之后，半导体元件800可更进一步进行CMOS或MOS技术工艺，以形成此技术所知的各种图样。例如，后续可进行一清洗工艺，以准备源/漏极接触(例如源/漏极硅化物)的表面。第二保护层838可用作表面清洗工艺的牺牲层，因此第二保护层838可在清洗工艺被移除，而清洗工艺不会影响到基底810、鳍结构811(包括凸出源/漏极区836)及/或栅极结构820。类似于第一保护层832，任何进行于第二保护层838上的工艺对于第二保护层838和基底810(及/或鳍结构811)间有一蚀刻选择比，其中鳍结构和基底在本实施例中包括硅。
后续工艺可于基底810上形成各种的接触/插塞/线和多层内连接图样(例如金属层和内连接介电)，以连接半导体元件800各图样或结构。额外的图样可提供至元件(包括形成的栅极结构)的电性内连接。举例来说，一多层内连接包括垂直内连接(例如传统的插塞和接触)和水平内连接(例如金属线)。各内连接图样可包括各导电材料(包括铜、钨及/或硅)。本发明一范例使用镶嵌及/或双镶嵌工艺，以形成铜相关的多层内连接结构。
虽然本发明已公开较佳实施例如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
Claims (11)
1.一种鳍式场效应晶体管元件的制作方法，包括：
提供一基底，具有一鳍结构；
形成一栅极结构，其中该栅极结构位于部分的鳍结构上；
形成一保护层于该基底、该鳍结构和该栅极结构上；
在形成该保护层后，进行一离子注入工艺，以形成一源极和漏极区；及
形成一凸出源极/漏极区，于该源极和漏极区上方。
2.如权利要求1所述的鳍式场效应晶体管元件的制作方法，还包括：
在形成该凸出源极/漏极区后，形成另一保护层于该基底、该鳍结构和该栅极结构上方；及
进行另一离子注入工艺。
3.如权利要求1所述的鳍式场效应晶体管元件的制作方法，还包括：
在形成该凸出源极/漏极区之前，进行一清洗工艺或一选择性蚀刻工艺，其中该保护层被移除。
4.如权利要求1所述的鳍式场效应晶体管元件的制作方法，还包括：在形成该凸出源极/漏极区之前，于该鳍结构的另一部分形成一凹槽，其中该凸出源极/漏极区填入该凹槽。
5.一种鳍式场效应晶体管元件的制作方法，包括：
提供一基底，具有一鳍结构；
形成一栅极堆叠，其中该栅极堆叠位于部分的鳍结构上；
形成一保护层于该基底、该鳍结构和该栅极堆叠上；
在形成该保护层后，进行一离子注入工艺，以形成一源极和漏极区；
形成多个间隙壁，于该栅极堆叠的侧壁；及
形成一凸出源极/漏极区，于该源极和漏极区上方。
6.如权利要求5所述的鳍式场效应晶体管元件的制作方法，还包括：
在形成该凸出源极/漏极区后，形成另一保护层于该基底、该鳍结构和该栅极结构上方；及
进行另一离子注入工艺。
7.如权利要求5所述的鳍式场效应晶体管元件的制作方法，还包括：在形成该凸出源极/漏极区之前，于该鳍结构的另一部分形成一凹槽，其中该凸出源极/漏极区填入该凹槽。
8.如权利要求5所述的鳍式场效应晶体管元件的制作方法，还包括进行一清洗工艺或一选择性蚀刻工艺，其中该保护层被移除。
9.一种鳍式场效应晶体管元件的制作方法，包括：
提供一基底；
形成一鳍结构于该基底上方；
形成一栅极结构，其中该栅极结构位于部分该鳍结构上；
形成一牺牲偏移保护层于该鳍结构的另一部分上方；及
之后，进行一离子注入工艺。
10.如权利要求9所述的鳍式场效应晶体管元件的制作方法，还包括：
移除该牺牲偏移保护层；及
形成一凸出源极/漏极区于该鳍结构的该另一部分上方。
11.如权利要求9所述的鳍式场效应晶体管元件的制作方法，还包括：
形成一另一牺牲偏移保护层，于该凸出源极/漏极区上方；
之后，进行另一离子注入工艺。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/622,038 US8445340B2 (en) | 2009-11-19 | 2009-11-19 | Sacrificial offset protection film for a FinFET device |
| US12/622,038 | 2009-11-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102074506A true CN102074506A (zh) | 2011-05-25 |
| CN102074506B CN102074506B (zh) | 2014-04-02 |
Family
ID=44011574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010158400.7A Active CN102074506B (zh) | 2009-11-19 | 2010-03-31 | 鳍式场效应晶体管元件的制作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8445340B2 (zh) |
| CN (1) | CN102074506B (zh) |
| TW (1) | TWI419236B (zh) |
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| CN108346578A (zh) * | 2017-01-24 | 2018-07-31 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN109727914A (zh) * | 2017-10-30 | 2019-05-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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| US8153493B2 (en) | 2008-08-28 | 2012-04-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET process compatible native transistor |
| US8357569B2 (en) | 2009-09-29 | 2013-01-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating finfet device |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |