CN108346578A - 一种半导体器件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底上形成有鳍片结构；对所述鳍片结构进行轻掺杂源/漏离子注入；形成覆盖所述鳍片结构的覆盖层；对所述鳍片结构进行退火处理；去除所述覆盖层。本发明提供的半导体器件的制造方法，在鳍片结构上形成有覆盖层，所述覆盖层在对鳍片结构进行退火时能够吸收热量，并阻止鳍片结构中的热量向外界扩散，从而促进掺杂离子的激活和鳍片结构的修复。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
为避免或抑制导电沟道长度缩短引起源极和漏极之间的漏电流，业界引入轻掺杂源/漏(LDD)离子注入工艺。为了减小LDD区域的电阻，通常采用高剂量的离子注入，高剂量的离子注入会造成注入区域的非晶化和晶格损伤，这不利于后续源漏区的外延生长和金属硅化物的性能。而对于FinFET来说，鳍片的特征尺寸过小，在活化退火的工序中鳍片顶部的非晶化的硅难以再全部转化为多晶硅。
因此，为了解决上述问题，有必要提出一种新的半导体器件的制造方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，所述半导体衬底上形成有鳍片结构；
对所述鳍片结构进行轻掺杂源/漏离子注入；
形成覆盖所述鳍片结构的覆盖层；
对所述鳍片结构进行退火处理；
去除所述覆盖层。
示例性地，所述覆盖层为氧化物层。
示例性地，所述退火处理为峰值退火处理。
示例性地，对所述鳍片结构进行轻掺杂源/漏离子注入之前，还包括形成横跨所述鳍片结构的栅极结构的步骤。
示例性地，在形成所述栅极结构之后，进行轻掺杂源/漏离子注入之前，还包括在所述栅极结构两侧形成偏移侧壁的步骤。
示例性地，所述偏移侧壁的材料为SiN。
示例性地，整个所述覆盖层的上表面均高于所述鳍片结构的顶部。
示例性地，所述半导体衬底包括NMOS区域和PMOS区域。
示例性地，对所述鳍片结构进行轻掺杂源/漏离子注入的步骤包括：
形成覆盖所述PMOS区域的第一掩膜层，并对所述NMOS区域的鳍片结构进行N型轻掺杂源/漏离子注入；
去除所述第一掩膜层；
形成覆盖所述NMOS区域的第二掩膜层，并对所述PMOS区域的鳍片结构进行P型轻掺杂源/漏离子注入；
去除所述第二掩膜层。
示例性地，所述N型轻掺杂源/漏离子包括P离子和/或As离子，所述P型轻掺杂源/漏离子注入包括B离子。
本发明提供的半导体器件的制造方法，在鳍片结构上形成有覆盖层，所述覆盖层在对鳍片结构进行退火时能够吸收热量，并阻止鳍片结构中的热量向外界扩散，从而促进掺杂离子的激活和鳍片结构的修复。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了本发明一个实施例提供的半导体器件的制造方法的工艺流程图。
图2A-2E为根据本发明一个实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
对于鳍式场效应晶体管来说，由于鳍片结构的特征尺寸太小，鳍片结构在LDD离子注入的过程中受损后，在退火处理中，衬底中的硅沿鳍片结构的底部至顶部方向修复生长非常困难，因此，需要增加热处理的热预算。然而，过高的退火温度会导致更差的短沟道效应，同时对于鳍片结构来说，由于构成鳍片结构的硅材料的导热性很强，退火过程中吸收的热量很快会通过硅散发掉，而暴露在空气中的鳍片结构也只能吸收很少的热量，且由于鳍片结构暴露在空气中，热量也容易流失，因而导致热处理工艺的修复效率低下。
针对上述问题，本发明提供一种半导体器件的制造方法，包括：
提供半导体衬底，所述半导体衬底上形成有鳍片结构；
对所述鳍片结构进行轻掺杂源/漏离子注入；
形成覆盖所述鳍片结构的覆盖层；
对所述鳍片结构进行退火处理；
去除所述覆盖层。
所述覆盖层为氧化物层。
所述退火处理为峰值退火处理。
对所述鳍片结构进行轻掺杂源/漏离子注入之前，还包括形成横跨所述鳍片结构的栅极结构的步骤。在形成所述栅极结构之后，进行轻掺杂源/漏离子注入之前，还包括在所述栅极结构两侧形成偏移侧壁的步骤。所述偏移侧壁的材料为SiN。
整个所述覆盖层的上表面均高于所述鳍片结构的顶部。
所述半导体衬底包括NMOS区域和PMOS区域。
对所述鳍片结构进行轻掺杂源/漏离子注入的步骤包括：
形成覆盖所述PMOS区域的第一掩膜层，并对所述NMOS区域的鳍片结构进行N型轻掺杂源/漏离子注入；
去除所述第一掩膜层；
形成覆盖所述NMOS区域的第二掩膜层，并对所述PMOS区域的鳍片结构进行P型轻掺杂源/漏离子注入；
去除所述第二掩膜层。
N型轻掺杂源/漏离子包括P离子和/或As离子，所述P型轻掺杂源/漏离子注入包括B离子。
本发明提供的半导体器件的制造方法，在鳍片结构上形成有覆盖层，所述覆盖层在对鳍片结构进行退火时能够吸收热量，并阻止鳍片结构中的热量向外界扩散，从而促进掺杂离子的激活和鳍片结构的修复。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。[示例性实施例一]
下面将参照图1以及图2A～图2E，对本发明一实施方式的半导体器件的制造方法做详细描述。
首先，进行步骤101，首先，如图2A所示，提供半导体衬底200，所述半导体衬底200上形成有鳍片结构。
具体地，所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在本实施例中，所述半导体衬底200包括PMOS区201和NMOS区202，在所述PMOS区201和所述NMOS区202内分别形成有第一鳍片结构203a和第二鳍片结构203b。在鳍片结构之间还形成有隔离结构204，所述隔离结构204的顶面低于所述鳍片结构203a、203b的顶面，所述第一鳍片结构203a和第二鳍片结构203b暴露在隔离结构204以外的高度为其有效高度。
进一步，在所述半导体衬底200中形成有各种阱区，例如，在PMOS区201内形成有N型阱区(NW)，在NMOS区202内形成有P型阱区(PW)，其中可以通过离子注入的方法形成各个阱区，注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
具体地，所述第一鳍片结构203a和第二鳍片结构203b的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底200上形成硬掩膜层，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层，本实施例中，硬掩膜层较佳地为氮化硅层；图案化所述硬掩膜层，形成用于刻蚀半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；刻蚀半导体衬底200以在其上形成第一鳍片结构203a和第二鳍片结构203b。
接着，沉积隔离材料层，以完全填充第一鳍片结构203a和第二鳍片结构203b之间的间隙。所述隔离材料层可以为任何具有隔离作用的绝缘材料，例如氧化硅、氮氧化硅(SiON)等。可以采用本领域技术人员熟知的任何沉积方法形成该隔离材料层，包括但不限于化学气相沉积法、物理气相沉积法或原子层沉积法等。本实施例中，较佳地采用具有可流动性的化学气相沉积(FCVD)工艺实施所述沉积。
接着，对隔离材料层的表面进行平坦化，该平坦化例如为化学机械研磨(CMP)工艺。接着，回刻蚀所述隔离材料层，以露出目标高度的鳍片，从而形成最终的隔离结构204，该隔离结构204的顶面低于所述第一鳍片结构203a和第二鳍片结构203b的顶面。所述回刻蚀方法可以选用干法刻蚀或者湿法刻蚀，并不局限于某一种。
接着，形成横跨所述第一鳍片结构203a和第二鳍片结构203b的栅极结构。
具体地，所述栅极结构包括自下而上的栅极介电层和栅极电极。栅极介电层可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡和锆钛酸铅。可以采用适合栅极介电层成分的材料的数种方法的任何一种形成栅极介电层。所包括但非限制性的有热或等离子氧化或氮化方法、化学汽相沉积方法和物理汽相沉积方法。通常，栅极介电层包括具有厚度从大约5到大约70埃的热氧化硅电介质材料。
栅极电极的材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极电极也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料等。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法，诸如但不限于：蒸发方法和溅射方法。通常，栅极电极包括具有厚度从大约50到大约2000埃的掺杂的多晶硅材料。
在一个示例中，形成栅极结构的步骤包括：首先依次形成覆盖半导体衬底的栅极介电层和栅极电极层，之后通过光刻工艺和刻蚀形成在所述半导体衬底的表面上延伸并横跨所述第一鳍片结构203a和第二鳍片结构203b的栅极结构。
优选地，还可以执行再氧化工艺，以修复鳍片结构的边缘和使鳍片结构的表面变光滑。优选地，在形成所述栅极结构之后，还可以在所述栅极结构两侧形成偏移侧壁205。所述偏移侧壁205还覆盖所述第一鳍片结构203a和第二鳍片结构203b的侧壁。所述偏移侧壁205的材料例如为SiN。
接着，进行步骤102，对所述鳍片结构进行轻掺杂源/漏(LDD)离子注入。所述LDD离子注入可在源/漏区形成轻掺杂源/漏结构，从而降低电场，并可以显著改进热电子效应。
具体地，首先，如图2B所示，形成覆盖所述PMOS区201的第一掩膜层206，暴露所述NMOS区202。示例性地，所述第一掩膜层206为光刻胶层。可首先旋涂光刻胶层于所述半导体衬底上，再利用光刻工艺(例如曝光和显影等步骤)对光刻胶层进行图案化，以形成图案化的光刻胶层，该图案化的光刻胶层的窗口暴露所述NMOS区202。接着，以所述第一掩膜层206为掩膜对所述NMOS区202中位于栅极结构两侧的第二鳍片结构203a进行N型轻掺杂源/漏(LDD)离子注入，以形成N型轻掺杂源/漏区(NLDD)，其注入离子可以为任意适合的N型掺杂离子，包括但不限于磷(P)离子、砷(As)离子。之后可通过氧气等离子灰化等常规工艺将所述第一掩膜层206去除。
接着，如图2C所示，形成覆盖所述NMOS区202的第二掩膜层207，暴露所述PMOS区201。示例性地，所述第二掩膜层207为光刻胶层。可首先旋涂光刻胶层于所述半导体衬底上，再利用光刻工艺(例如曝光和显影等步骤)对光刻胶层进行图案化，以形成图案化的光刻胶层，该图案化的光刻胶层的窗口暴露所述PMOS区201。接着，以所述第二掩膜层207为掩膜对对所述PMOS区201中第一鳍片结构203b的栅极结构两侧的半导体衬底进行P型轻掺杂源/漏(LDD)离子注入，以形成P型轻掺杂源/漏区(PLDD)，其注入离子可以为任意的P型掺杂离子，包括但不限于硼(B)离子、铟(In)离子。之后可通过氧气等离子灰化等常规工艺将所述第二掩膜层207去除。
本实施例中，上述轻掺杂源/漏离子注入的注入深度范围可以为100～200埃。示例性地，N型掺杂离子的离子注入的能量范围为1-20keV，离子注入的剂量为1E13-1E15cm-2；P型掺杂离子的离子注入的能量范围为0.5-10keV，离子注入的剂量为1E13-1E15cm-2。
接着，进行步骤103，形成覆盖所述鳍片结构的覆盖层。具体地，如图2D所示，形成覆盖所述第一鳍片结构203a和第二鳍片结构203b的覆盖层208。较佳地，整个所述覆盖层208的上表面均高于所述第一鳍片结构203a和第二鳍片结构203b的顶部，以完全覆盖第一鳍片结构203a和第二鳍片结构203b之间的空隙。可以选用任何合适的材料以形成所述覆盖层。较佳地，所述覆盖层208的材料为热传导系数较低的材料，本实施例中，所述覆盖层的材料为氧化物，例如氧化硅等。可采用本领域技术人员熟知的任何沉积方法形成该覆盖层，例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)等。
接着，进行步骤104，对所述鳍片结构进行退火处理。所述退火处理可激活第一鳍片结构203a和第二鳍片结构203b中的LDD掺杂离子，并修复离子注入所造成的损伤。
该退火处理可以使用任何适合的退火方法，例如炉管退火、峰值退火、激光退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火等。本实施例中，所述退火处理优选为峰值退火(spikeanneal)工艺，所述峰值退火处理采用的退火温度范围为500～1000℃，退火时间为5～60min，具体可根据实际工艺进行适当调整，本实施例中，较佳地，退火温度为850℃，退火时间为30min。所述退火处理在高真空或高纯气体的保护下进行。所述退火处理通过高温来活化LDD离子注入过程中注入的离子，以使掺杂离子扩散进第一鳍片结构203a和第二鳍片结构203b内部，从而在第一鳍片结构203a和第二鳍片结构203b内分别形成轻掺杂源/漏区。同时，所述退火处理还可通过扩散生长修复鳍片结构所受到的损伤。本发明中，由于鳍片结构203a、203b上形成有覆盖层208，在退火处理过程中，所述覆盖层208能够吸收热量，并阻止鳍片结构203a、203b中的热量向外界扩散，从而促进掺杂离子的激活和鳍片结构203a、203b的修复。
接着，如图2E所示，去除所述覆盖层208。根据覆盖层208的材料，可选择本领域技术人员熟知的任何方法进行覆盖层208的去除，包括但不限于湿法清洗或者干法刻蚀工艺等。本实施例中，较佳地采用湿法清洗的方法去除所述保护层205。所述湿法清洗对覆盖层208与下层衬底有较高的刻蚀选择比。湿法清洗的溶液可以采用包括磷酸的溶液，还可在热磷酸中进行，该热磷酸的反应温度范围可以为100℃至200℃。
至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。可以理解的是，本实施例半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。
对于完整的半导体器件的制造过程还需要其他的前序步骤、中间步骤或者后续步骤，例如后续还包括形成源/漏区、在栅极结构和源/漏区表面形成金属硅化物、再形成层间介电层覆盖栅极结构和源/漏区，并形成与栅极结构和源/漏区分别电连接的互连结构等的后端工艺(BEOL)，在此均不再赘述。
本发明提供的半导体器件的制造方法，在鳍片结构上形成有覆盖层，所述覆盖层在对鳍片结构进行退火时能够吸收热量，并阻止鳍片结构中的热量向外界扩散，从而促进掺杂离子的激活和鳍片结构的修复。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底上形成有鳍片结构；
对所述鳍片结构进行轻掺杂源/漏离子注入；
形成覆盖所述鳍片结构的覆盖层；
对所述鳍片结构进行退火处理；
去除所述覆盖层。
2.根据权利要求1所述的制造方法，其特征在于，所述覆盖层为氧化物层。
3.根据权利要求1所述的制造方法，其特征在于，所述退火处理为峰值退火处理。
4.根据权利要求1所述的制造方法，其特征在于，对所述鳍片结构进行轻掺杂源/漏离子注入之前，还包括形成横跨所述鳍片结构的栅极结构的步骤。
5.根据权利要求4所述的制造方法，其特征在于，在形成所述栅极结构之后，进行轻掺杂源/漏离子注入之前，还包括在所述栅极结构两侧形成偏移侧壁的步骤。
6.根据权利要求5所述的制造方法，其特征在于，所述偏移侧壁的材料为SiN。
7.根据权利要求1所述的制造方法，其特征在于，整个所述覆盖层的上表面均高于所述鳍片结构的顶部。
8.根据权利要求1所述的制造方法，其特征在于，所述半导体衬底包括NMOS区域和PMOS区域。
9.根据权利要求8所述的制造方法，其特征在于，对所述鳍片结构进行轻掺杂源/漏离子注入的步骤包括：
形成覆盖所述PMOS区域的第一掩膜层，并对所述NMOS区域的鳍片结构进行N型轻掺杂源/漏离子注入；
去除所述第一掩膜层；
形成覆盖所述NMOS区域的第二掩膜层，并对所述PMOS区域的鳍片结构进行P型轻掺杂源/漏离子注入；
去除所述第二掩膜层。
10.根据权利要求8所述的制造方法，其特征在于，所述N型轻掺杂源/漏离子包括P离子和/或As离子，所述P型轻掺杂源/漏离子注入包括B离子。
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