CN105428361A - Cmos器件及其制造方法 - Google Patents

Cmos器件及其制造方法 Download PDF

Info

Publication number
CN105428361A
CN105428361A CN201410484407.6A CN201410484407A CN105428361A CN 105428361 A CN105428361 A CN 105428361A CN 201410484407 A CN201410484407 A CN 201410484407A CN 105428361 A CN105428361 A CN 105428361A
Authority
CN
China
Prior art keywords
layer
pmos
nmos
work function
gate trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410484407.6A
Other languages
English (en)
Other versions
CN105428361B (zh
Inventor
殷华湘
杨红
张青竹
徐秋霞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201410484407.6A priority Critical patent/CN105428361B/zh
Priority to US14/721,386 priority patent/US9373622B2/en
Publication of CN105428361A publication Critical patent/CN105428361A/zh
Application granted granted Critical
Publication of CN105428361B publication Critical patent/CN105428361B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种CMOS器件，包括多个NMOS和多个PMOS，每个NMOS以及每个PMOS均包括在衬底上的由栅极绝缘层和栅极金属层构成的栅极堆叠、衬底中栅极堆叠两侧的源漏区、以及栅极堆叠下方的沟道区，其中，每个NMOS的栅极金属层包括第一阻挡层、NMOS功函数调节层、第二阻挡层、以及填充层，每个PMOS的栅极金属层包括第一阻挡层、PMOS功函数调节层、NMOS功函数调节层、第二阻挡层以及填充层，并且NMOS栅极金属层中的第一阻挡层与PMOS栅极金属层中的第一阻挡层含有掺杂离子以用于微调功函数。依照本发明的半导体器件及其制造方法，利用牺牲层向阻挡层扩散杂质，有效提高了阈值电压调节精度，利于提高器件整体性能。

Description

CMOS器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造制造方法，特别是涉及一种CMOSFET器件金属栅结构与制造方法。
背景技术
从45nmCMOS集成电路工艺起始，随着器件特征尺寸的不断，为了抑制短沟道效应，栅绝缘介质层的等效氧化层厚度(EOT)必需同步减小。然而，超薄的常规氧化层或者氮氧化层将产生严重的栅漏电，因此传统的多晶硅/SiON栅极堆叠结构的体系不再适用于小尺寸器件。
一种解决方案是采用常规平面CMOS双金属栅集成工艺，典型的制造方法步骤如下：在POMS和NMOS区域分别形成假栅极堆叠结构，在假栅极堆叠结构两侧衬底上形成栅极侧墙以及衬底中形成源漏区；在整个器件上旋涂层间介质层(ILD)，选择性去除假栅极堆叠结构，分别在PMOS和NMOS区域中形成栅极沟槽；在所有栅极沟槽中沉积氧化硅的衬垫层(IL)和高介电常数(HK)的栅极绝缘层；在所有栅极沟槽中栅极绝缘层上依次沉积形成TiN的第一阻挡层(BR1)、TaN的刻蚀停止层以及TiN的PMOS功函数金属层；选择性刻蚀去除NMOS区域中的TiN的PMOS功函数金属层，停止在TaN的刻蚀停止层或者TiN的第一阻挡层上；在整个器件上依次沉积TiAl的NMOS功函数金属层、TiN或Al的第三阻挡层、Al或W的填充层，CMP平坦化直至暴露ILD，随后刻蚀源漏接触孔完成器件电连接。在此过程中，由于NMOS的功函数层为TiAl，其中的Al离子有利于快速扩散，可以有效扩散到HK/BR1的界面附近，导致可以有效的控制NMOS功函数。但是这种沉积多个叠层然后再选择性刻蚀去除的工艺使得PMOS区域堆叠的薄膜数目过多，栅极结构极度复杂，在栅极长度缩减的条件下，低电阻的填充层空间减少，容易造成填充不均匀、形成孔洞等问题。此外，当需要对多个NMOS、多个PMOS调节工艺形成不同阈值的器件时，通常的技术方案是调节TiN的第一阻挡层BR1或者Ta、TaN的刻蚀阻挡层的厚度，或者功函数层的厚度与材料特性，或者选择合适的金属栅极退火温度等。但是这些调节工艺由于器件尺寸持续缩减，厚度调节精度难以有效提高，并且材料导致的工艺成本居高不下，不利于大规模器件制造。
另一种抑制短沟道效应的方案是采用鳍片场效应晶体管(FinFET)结构，典型的制造方法步骤如下：刻蚀衬底形成沿第一方向延伸分布的多个鳍片以及鳍片之间的沟槽；在鳍片之间沟槽中填充并且回刻蚀(etch--back)绝缘介质形成浅沟槽隔离(STI)；在露出STI的鳍片结构上形成沿第二方向延伸分布的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙以及源漏区；沉积层间介质层(ILD)覆盖整个器件；选择性刻蚀去除假栅极堆叠结构，在ILD中留下栅极沟槽；在栅极沟槽中依次沉积HK/MG的栅极堆叠结构。这种器件结构通过立体沟道有效的实现了小尺寸器件并且保持了原有设计的电学性能。然而，FinFET金属栅集成工艺继续沿用了平面的结构与集成方法，立体沟道的形成使得栅极沟槽以及填充栅极沟槽形成的HK/MG栅极堆叠结构的栅长线宽持续减小、深宽比持续增大，在下一代器件集成中金属的填充问题变得越来越重要，急需新方法、新结构以改善小尺寸器件金属栅极的填充率。此外，由于FinFET利用鳍片结构在栅极堆叠下方区域形成的沟道区掺杂浓度较低，传统的通过沟道掺杂调节阈值电压的方式不再适用，FinFET阈值电压精确调控存在难度。另外随着金属栅极厚度与建结构简化的发展趋势，单纯的改变功函数层或者阻挡层厚度来调节功函数或阈值的技术难度也相应增大。
发明内容
由上所述，本发明的目的在于克服上述技术困难，提出一种新的CMOS金属栅结构及其制造方法，有效提高了阈值电压调节精度。
为此，本发明提供了一种CMOS器件，包括多个NMOS和多个PMOS，每个NMOS以及每个PMOS均包括在衬底上的由栅极绝缘层和栅极金属层构成的栅极堆叠、衬底中栅极堆叠两侧的源漏区、以及栅极堆叠下方的沟道区，其中，每个NMOS的栅极金属层包括第一阻挡层、NMOS功函数调节层、第二阻挡层、以及填充层，每个PMOS的栅极金属层包括第一阻挡层、PMOS功函数调节层、NMOS功函数调节层、第二阻挡层以及填充层，并且NMOS栅极金属层中的第一阻挡层与PMOS栅极金属层中的第一阻挡层含有掺杂离子以用于微调功函数。
其中，第一和/或第二阻挡层、和/或PMOS功函数调节层的材质为TiN。
其中，NMOS功函数调节层的材质包括TiC、TiAl、TiAlC的任一种及其组合。
其中，在每个NMOS和每个PMOS的栅极金属层中，第一阻挡层上还包括刻蚀停止层。
其中，第一阻挡层中含有的掺杂离子选自B、Al、Ga、C、Be、Ca、As、P、N、Ge、Sb、Se、Te的任一种及其组合。
其中，NMOS和PMOS的第一阻挡层中的掺杂离子使得功函数均朝向导带或者价带两者之一偏移，或者使得NMOS功函数与PMOS功函数朝向不同方向偏移，或者功函数偏移的量不同。
本发明还提供了一种CMOS器件制造方法，包括：在衬底上形成多个NMOS栅极沟槽和多个PMOS栅极沟槽；在每个NMOS栅极沟槽和每个PMOS栅极沟槽中形成栅极绝缘层；在多个NMOS栅极沟槽和多个PMOS栅极沟槽中栅极绝缘层上依次形成第一阻挡层、刻蚀停止层、和含有掺杂剂的牺牲层；执行退火，将牺牲层中的掺杂剂至少部分地驱使进入第一阻挡层中；选择性刻蚀去除多个NMOS栅极沟槽和多个PMOS栅极沟槽中的牺牲层；选择性在多个PMOS栅极沟槽中沉积PMOS功函数调节层；在多个NMOS栅极沟槽和多个PMOS栅极沟槽中依次形成NMOS功函数调节层、第二阻挡层、以及填充层。
其中，牺牲层的材质选自多晶硅、非晶硅、非晶锗、SiGe、Si:C、Si:H的任意一种及其组合。
其中，第一和/或第二阻挡层、和/或PMOS功函数调节层材质为TiN。
其中，NMOS功函数调节层的材质包括TiC、TiAl、TiAlC的任一种及其组合。
其中，沉积PMOS功函数调节层的步骤具体包括：在多个NMOS栅极沟槽和多个PMOS栅极沟槽中均沉积PMOS功函数调节层；采用光刻胶图形覆盖多个PMOS栅极沟槽，刻蚀去除多个NMOS栅极沟槽中暴露的PMOS功函数调节层，直至暴露刻蚀停止层、或者刻蚀停止层发生过刻蚀。
其中，沉积PMOS功函数调节层的步骤具体包括：采用光刻胶图形覆盖多个NMOS栅极沟槽；在多个PMOS栅极沟槽中暴露的刻蚀停止层上沉积PMOS功函数调节层。
其中，第一阻挡层中含有的掺杂离子选自B、Al、Ga、C、Be、Ca、As、P、N、Ge、Sb、Se、Te的任一种及其组合。
其中，形成含有掺杂剂的牺牲层的步骤包括：在刻蚀停止层上沉积牺牲层，对多个NMOS栅极沟槽和多个PMOS栅极沟槽中选择性离子注入不同的掺杂剂；或者，沉积牺牲层时通入不同的原料掺杂气而原位沉积含有掺杂剂的牺牲。
其中，NMOS和PMOS的第一阻挡层中的掺杂离子使得功函数均朝向导带或者价带两者之一偏移，或者使得NMOS功函数与PMOS功函数朝向不同方向偏移，或者功函数偏移的量不同。
依照本发明的半导体器件及其制造方法，利用牺牲层向阻挡层扩散杂质，有效提高了阈值电压调节精度，利于提高器件整体性能。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图2为依照本发明的FinFET制造方法各步骤的示意图；
图3A至图3F为图2所示步骤的局部放大示意图；以及
图4为依照本发明的FinFET器件结构透视图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效提高金属栅填充率以及高效调整金属功函数的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
值得注意的是，以下各个附图中上部部分为器件沿图4中第一方向(鳍片延伸方向，源漏延伸方向，也即Y--Y’轴线)的剖视图，中间部分为器件沿第二方向(栅极堆叠延伸方向，垂直于第一方向，也即X--X’轴线)的栅极堆叠中线的剖视图，下部部分为器件沿平行于第二方向且位于栅极堆叠之外(第一方向上具有一定距离)位置处(也即X1--X1’轴线)获得的剖视图。此外，值得注意的是，虽然本发明的实施例以及附图仅示出了FinFET器件的制造工艺，但是在本发明另外的实施例中，本发明公开的金属栅集成工艺(参见附图3A至图3C)也可以适用于平面CMOS器件。
如图1所示，在衬底1上形成多个栅极沟槽，包括PMOS区域中的PMOS栅极沟槽、以及NMOS区域中的NMOS栅极沟槽。
具体地，先在衬底1上形成沿第一方向延伸的多个鳍片结构1F以及鳍片结构之间的沟槽，其中第一方向为未来器件沟道区延伸方向(图4中的Y--Y’轴线)。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(StrainedSi)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。任选的，在衬底1上形成硬掩模层(未示出)，例如通过LPCVD、PECVD、溅射等工艺形成的氮化硅、氮氧化硅层。在硬掩模层上涂覆光刻胶并曝光显影形成光刻胶图形(未示出)，以光刻胶图形为掩模，刻蚀硬掩模层形成硬掩模图形，并且进一步以硬掩模图形为掩模刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的沟槽以及沟槽之间剩余的衬底1材料所构成的鳍片1F。刻蚀优选各向异性的刻蚀，例如等离子体干法刻蚀、反应离子刻蚀(RIE)或者四甲基氢氧化铵(TMAH)湿法腐蚀，使得沟槽1G的深宽比优选地大于5:1。鳍片1F沿第二方向的宽度例如仅为5～50nm并优选10～20nm。
在鳍片结构1F和衬底1上形成隔离介质层2。例如，在鳍片1F之间的沟槽中通过PECVD、HDPCVD、RTO(快速热氧化)、旋涂、FlowCVD等工艺沉积填充材质例如为氧化硅、氮氧化硅、氢氧化硅、有机物等的绝缘隔离介质层2。优选地，采用CMP、回刻(etch--back)等平坦化工艺处理层2，直至暴露硬掩模层。
优选地，在鳍片1F中和/或底部形成穿通阻挡层(PTSL)4。平坦化露出硬掩模层之后，执行离子注入，可以包括N、C、F、P、Cl、As、B、In、Sb、Ga、Si、Ge等及其组合。随后执行退火，例如在500～1200摄氏度下热处理1ms～10min，使得注入的元素与鳍片1F反应，形成高掺杂的(掺杂上述材料的Si)或者绝缘材料的(例如掺杂有上述元素的氧化硅)的穿通阻挡层3。在本发明一个实施例中，控制注入能量和剂量，仅在鳍片1F中形成了沟道穿通阻挡层3A，以抑制沟道区通过STI侧面的泄漏。然而，在本发明另一优选实施例中，控制注入能量和剂量，使得穿通阻挡层3还分布在鳍片1F底部与衬底1界面处作为STI穿通阻挡层3B，以有效隔绝鳍片1F中沟道区、源漏区与相邻鳍片有源区之间的泄漏电流。层3B材质可以与层3A材质相同，也可以包含上述元素中的不同组分(但至少包含氧)。层3B可以与层3A同时一次性注入形成(不同元素注入深度不同)，也可以先后两次不同深度、剂量的注入，例如可以先深距离注入形成层3B，后浅距离注入形成层3A，反之亦然。此外，除了上述高掺杂的穿通阻挡层之外，也可以注入大量的氧(O)以形成氧化硅基的绝缘层以作为穿通阻挡层(该氧化硅层内也可以进一步掺杂上述杂质)。值得注意的是，沟道穿通阻挡层4A距离鳍片1F顶部(或底部)的高度可以任意设定，在本发明一个实施例中优选为鳍片1F自身高度的1/3～1/2。STI穿通阻挡层3B和沟道穿通阻挡层3A厚度例如是5～30nm。层3A的宽度(沿第一和/或第二方向)依照整个器件有源区宽度而设定，层3A的宽度则与鳍片1F相同，也即层3B的宽度明显大于层3A的宽度。
选择性刻蚀隔离层2，再次形成沟槽，暴露出鳍片1F一部分。可以采用光刻胶图形或者其他硬掩模图形，选择各向异性的刻蚀方法，例如等离子体干法刻蚀、RIE，刻蚀隔离层3，使得剩余的隔离层2构成了浅沟槽隔离(STI)2。优选地，沟槽的深度，也即STI2顶部距离鳍片1F顶部的距离，大于等于沟道穿通阻挡层3A顶部距离鳍片1F顶部的距离，以便完全抑制沟道区之间的穿通。随后，湿法腐蚀去除了硬掩模。
在鳍片1F顶部形成沿第二方向延伸的假栅极堆叠结构。在整个器件上通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化、蒸发、溅射等工艺形成假栅极绝缘层和假栅极材料层，并优选进一步包括硬掩模层。假栅极绝缘层例如是氧化硅，假栅极材料层例如是多晶硅、非晶硅、非晶碳、氮化硅等，硬掩模层例如是氮化硅。以具有垂直于第一方向的第二方向的矩形开口的掩模板，依次光刻/刻蚀(同样地，刻蚀是各向异性的，优选等离子体干法刻蚀、RIE)硬掩模层、假栅极材料层以及假栅极绝缘层，在鳍片1F顶部形成沿第二方向延伸的假栅极堆叠。假栅极堆叠仅分布在沿X--X’轴线的一定宽度范围内，在一定距离之外的X1--X1’轴线处没有分布。
在整个器件上形成第一栅极侧墙4A。在整个器件上通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、(磁控)溅射等工艺形成绝缘材料层4，其材质例如氮化硅、氮氧化硅、氧化硅、含碳氧化硅、非晶碳、类金刚石无定形碳(DLC)等及其组合。在本发明一个实施例中，优选氮化硅。随后，采用各向异性刻蚀工艺，刻蚀绝缘材料层4，仅在假栅极堆叠结构沿第一方向的两侧留下第一栅极侧墙4A。值得注意的是，虽然图中所示第一栅极侧墙4A为三角形，但是在本发明另一优选实施例中，侧墙4A优选具有L型，也即具有水平的第一部分以及垂直的第二部分，以便与假栅极堆叠保持良好的共形，从而利于减薄栅极侧墙4A的厚度，以进一步缩减器件尺寸、提高器件均匀度。在本发明一个优选实施例中，层4A的厚度例如仅1～5nm、优选2～4nm、并最佳为3nm。层4A在稍后的SDE掺杂过程中限定了横向扩散的宽度并且保护了鳍片顶部以减小缺陷。
选择性刻蚀鳍片结构1F，在假栅极堆叠结构沿第一方向两侧的鳍片结构1F中形成源漏区沟槽(未示出)。优选采用各向异性的刻蚀工艺，例如等离子干法刻蚀、RIE刻蚀，并且调整刻蚀气体的配比(例如碳氟基刻蚀气体中的碳氟比增高可以有利于形成垂直侧壁，调节刻蚀气体中包含的氧化性气体含量也可以调整刻蚀速率)，以假栅极堆叠结构以及栅极侧墙4A为掩模，刻蚀鳍片结构1F，形成了源漏区沟槽。优选地，源漏区沟槽的深度小于穿通阻挡层3A顶部鳍片结构1F的高度，例如至少在穿通层3A顶部保留了至少5～30nm厚度的鳍片结构1F的水平部分；栅极4A和假栅极度跌结构下方的鳍片结构1F保留，稍后作为器件的沟道区1C。在本发明另一优选实施例中，除了采用各向异性的刻蚀工艺形成具有垂直侧壁的源漏区沟槽之外，还可以进一步采用各向同性的刻蚀工艺(例如减小刻蚀气体的碳氟比，或者采用TMAH、KOH等湿法刻蚀工艺)，在源漏区沟槽侧壁形成侧面凹陷(未示出)，以增强对于沟道的应力控制、或者利于精确控制沟道界面等。
以第一栅极侧墙层4A和假栅极堆叠结构为掩模，对源漏区沟槽中保留并且暴露出的鳍片1F剩余部分进行轻掺杂离子注入，在源漏区沟槽1T底部以及侧壁周围形成了轻掺杂源漏区(LDD结构或者SDE结构)1LS和1LD，两者之间的鳍片1F构成了沟道区1C。其中，垂直倾角β(该角度仅为注入方向与垂直方向之间所夹多个角度中最小的锐角的数值，并不代表其空间指向，可以例如0～65±0..5度)。在本发明一个优选实施例中，增大垂直倾角以增加掺杂注入离子沿第一方向在横向沟道方向的横向结深，减小垂直倾角以增加垂直方向的结深，例如在本发明一个示例中，垂直倾角β为30、45、60度。例如注入能量为50～200KeV并优选100KeV，注入剂量为1014～1016/cm2并优选1015/cm2。在本发明另一优选实施例中，采用多次不同参数的注入而形成LDD/SDE结构，例如第一次采用小垂直倾角、大注入能量和/或注入剂量形成横向结深小、纵向结深大的第一掺杂区，第二次采用中等垂直倾角、中等注入能量和/或注入剂量形成横向结深和纵向结深均中等的第二掺杂区，第三次采用大垂直倾角、小注入能量和/或注入剂量形成横向结深大、纵向结深小的第三掺杂区，依次类推，从而获得具有曲线形貌(或者渐进变化)的结深分布(不同于一次注入形成的陡峭结深分布，沿第一方向的横向以及垂直方向具有渐进变化)。任选的，注入方向除了相对于垂直法线方向具有垂直倾角之外，还可以相对于第一方向具有水平倾角(图中未示出，该角度仅为注入方向与水平的第一方向之间所夹多个角度中最小的锐角的数值，并不代表其空间指向)，进一步可以通过调整水平倾角调整LDD/SDE结构的横向结深以及均匀性。在上述轻掺杂注入过程中，由于掺杂离子仅注入在靠近沟道区1C以及鳍片结构1F的顶部的局部区域中，厚度较薄(受到源漏区沟槽深度的控制)，因此对于后续外延生长源漏区的影响较小，并且利于形成均匀、浅结的源漏轻掺杂区。
在源漏区沟槽中外延生长源漏区1S和1D，并且优选地在源漏区1S和1D顶部上外延生长提升源漏1HS和1HD。例如通过PECVD、MOCVD、MBE、ALD、热分解、蒸发、溅射等工艺，在源漏区沟槽以及鳍片1F顶部假栅极堆叠结构沿第一方向的两侧上方外延生长漏区1D和抬升漏区1HD、以及源区1S和提升源区1HS。其中，源漏区1S/1D、提升源漏区1HS/1HD材质可以与衬底1、鳍片1F相同，例如均为Si，也可以材质不同，例如具有更高应力的SiGe、Si:C、Si:H、SiSn、GeSn、SiGe:C等及其组合。在此过程中，可以执行原位掺杂或者离子注入掺杂。随后，在第一栅极侧墙4A上进一步形成第二栅极侧墙4B，其材质工艺类似于第一栅极侧墙。此后，以第二栅极侧墙4B为掩模，进行第二次离子注入，执行源漏重掺杂(纵向结深浅)，使得提升源漏1HD/1HS具有高于源漏1S/1D、轻掺杂源漏1LD/1LS的杂质浓度。随后，退火以激活掺杂的杂质。与此同时，该退火还进一步减缓了LDD/SDE的注入对于鳍片结构顶部的损伤以及减少外延层中的缺陷，有利于以精简的工艺提高器件的可靠性。受到源漏沟槽1T形状限制，源漏区1S/1D通常是矩形剖面，而抬升源漏区1HS/1HD不受沟槽1T形状限制而仅受到晶向生长速率不同的限制，因此抬升源漏区1HS/1HD的剖面为菱形或钻石形。
在整个器件上形成接触刻蚀停止层(CESL)5A以及层间介质层(ILD)5B。优选地，先在器件上通过PECVD、HDPCVD、溅射等工艺形成氮化硅的接触刻蚀停止层5A(可以省略)。随后，通过旋涂、喷涂、丝网印刷、CVD、PVD等工艺形成氧化硅、低k材料的ILD5B，其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。
采用CMP、回刻等工艺平坦化ILD5B以及硬掩模层直至暴露假栅极堆叠的假栅极材料层。随后，去除假栅极堆叠，形成栅极沟槽5C。去除假栅极堆叠，可以采用湿法腐蚀，例如热磷酸针对氮化硅，TMAH针对多晶硅、非晶硅，强酸(硫酸、硝酸)以及强氧化剂(臭氧、双氧水)组合针对非晶碳、DLC，HF基腐蚀液(稀释HF或者BOE，BOE为缓释刻蚀剂，NH4F与HF混合溶液)针对氧化硅，由此去除假栅极材料层以及假栅极绝缘层，直至暴露鳍片1F顶部。此外，也可以采用各向异性的干法刻蚀(仅沿第二方向的X--X’轴线)，调节碳氟基气体的配比，使得底部刻蚀速率大于侧壁刻蚀速率(刻蚀比例如大于5:1并优选10～15:1)，由此刻蚀形成垂直侧壁形貌的栅极沟槽7C。
如图2所示，在PMOS栅极沟槽、以及NMOS栅极沟槽中分别形成最终的栅极堆叠。
首先，采用PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺，在栅极沟槽5C中形成了栅极绝缘层8。栅极绝缘层8优选为高k材料，包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。任选的，如后续图3A所示，形成栅极绝缘层8之前优选地通过热氧化、化学氧化、PECVD、HDPCVD、MBE、ALD等工艺沉积氧化硅材质的衬垫层8A，用于减缓栅极绝缘层8与衬底沟道区1C之间的界面缺陷。
接着，参照图3A至图3F所示，在PMOS栅极沟槽与NMOS栅极沟槽中分别形成金属栅极堆叠结构9。其中，图3A至图3F中，左侧显示了NMOS区域中如图2中虚线框所示区域的局部放大图(沿第一方向的剖视图)，右侧显示了PMOS区域中图2中虚线框所示区域的局部放大图(沿第一方向的剖视图)。
具体地，如图3A所示，在NMOS栅极沟槽与PMOS栅极沟槽中的栅极绝缘层8之上均依次沉积形成第一阻挡层9A、刻蚀停止层9B、牺牲层9C。沉积工艺例如PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等，第一阻挡层9A的材质对于NMOS和PMOS区域均相同，例如为TiN。优选地，第一阻挡层9A的厚度较小，例如为1～5nm，只要可以防止NMOS区域中的Al等轻质离子扩散进入下方的栅极绝缘层8、乃至沟道区1C中即可。此外，第一阻挡层9A同时用作粘合层，提高上方的各层金属与下方的高K介电层8之间的粘合性。之后采用类似工艺，在NMOS栅极沟槽和PMOS栅极沟槽中的第一阻挡层9A上均沉积刻蚀停止层9B，其材质例如TaN，厚度相对于层9A较厚，例如为2～10nm，用于在后续刻蚀过程中保护第一阻挡层9A不被过刻蚀。接着采用类似工艺，在NMOS栅极沟槽和PMOS栅极沟槽中的刻蚀停止层9B上均沉积牺牲层9C，用于在后续离子注入掺杂扩散工艺中为掺杂剂提供临时驻留。层9C的材质选自多晶硅、非晶硅、非晶锗、SiGe、Si:C、Si:H等材料，其厚度较厚，例如为10～50nm，以容纳足够的掺杂剂离子。
随后，如图3B所示，分别对NMOS栅极沟槽中暴露的牺牲层9C、PMOS栅极沟槽中暴露的牺牲层9C执行离子注入以掺入不同的用于调节阈值电压的掺杂剂。在本发明一个优选实施例中，对于NMOS、PMOS均注入相同的掺杂离子，使其功函数朝向同一个方向(朝向导带或者价带)偏移，注入离子例如为相同类型，选自B、Al、Ga、C、Be、Ca、As、P、N、Ge、Sb、Se、Te的任一种及其组合。例如在本发明另一个优选实施例中，对于NMOS和PMOS掺入不同类型的杂质以使得功函数微调的方向不同(例如一个朝向导带偏移，另一个朝向价带偏移)。具体的，可以先采用光刻胶图形覆盖NMOS栅极沟槽而仅暴露PMOS栅极沟槽，随后对PMOS栅极沟槽中的牺牲层9C掺入As、P、N、Ge、Sb、Se、Te等杂质及其组合，接着采用光刻胶图形覆盖PMOS栅极沟槽而仅暴露NMOS栅极沟槽，对NMOS栅极沟槽中暴露的牺牲层9C掺入B、Al、Ga、C、Be、Ca等杂质及其组合。此外，在本发明又一个实施例中，NMOS、PMOS掺入类型相同的杂质使其功函数朝向相同的方向(例如导带或者价带)偏移，但是NMOS、PMOS掺入的具体杂质不同使其偏移量不同。
之后，如图3C所示，采用激光退火、RTA退火、热炉退火等工艺，激活掺入的掺杂离子并且同时驱动掺杂剂向下方扩散，穿过刻蚀停止层9B直至进入第一阻挡层9A中，使得掺杂剂大部分汇集在牺牲层9C以及TiN的第一阻挡层9A中(例如图3C所示为深灰色显示，仅用于表示相对浓度，并非限定其绝对浓度数值)，而刻蚀停止层9B中仅保留小部分(例如图3C所示为浅灰色显示，仅用于表示相对浓度，并非限定其绝对浓度数值，例如比层9A、层9C的浓度小两个数量级)。在此过程中，可以控制退火温度在850～1050摄氏度并且退火时间在1～30s内，以便于精确控制掺杂剂的分布，避免其越过阻挡层9A而进入高K材料的栅极绝缘层8中，同时也驱使其分布峰值深度越过层9B而进入层9A中。值得注意的是，虽然图3B、图3C示出了先离子注入再退火的扩散工艺，但是也可以在沉积图3A中牺牲层9C过程中通过添加原料气(例如硼烷、磷烷、砷烷等、氮氧化物气体、金属有机物蒸气等)而原位形成掺杂的牺牲层9C，不采用图3B的离子注入而直接采用图3C的退火工艺(也可以与沉积工艺合并，反应腔室内停止通入原料气而保持高温处理相应的时间)使得原位掺杂的掺杂剂向下扩散。
接着，如图3D所示，选择性刻蚀去除NMOS栅极沟槽、PMOS栅极沟槽中所有的牺牲层9C。针对多晶硅、非晶硅、Si:H的材质可以选用TMAH湿法腐蚀去除，针对SiGe、Si:C、非晶锗等的材质可以选用各向异性干法刻蚀工艺(刻蚀气体可以包括碳氟基、氯气等卤基气体，以及任选的氧化性气体)。由于刻蚀停止层TaN、第一阻挡层TiN材质与牺牲层9C存在明显差异，刻蚀可以自动停止在层9B顶部，层9C被完全去除。如此，掺杂离子
随后，如图3E所示，调节NMOS栅极沟槽与PMOS栅极沟槽中各个层的厚度以进一步精确调节功函数和阈值电压。在本发明一个优选实施例中，先在NMOS栅极沟槽、PMOS栅极沟槽中均一起沉积TiN材质的PMOS功函数调节层9D(其厚度例如与层9A相同)，随后采用光刻胶图形覆盖PMOS栅极沟槽而仅暴露NMOS栅极沟槽，刻蚀去除NMOS栅极沟槽中的PMOS功函数调节层9D直至暴露刻蚀停止层9B，在此过程中NMOS栅极沟槽中的刻蚀停止层9B可能发生过刻蚀而减小厚度，使得剩余的刻蚀停止层9B’厚度减小了1～3nm。此外，在本发明另一优选实施例中(图3E未示出)，采用光刻胶图形覆盖NMOS栅极沟槽而仅暴露PMOS栅极沟槽，在暴露的PMOS栅极沟槽中通过PECVD、HDPCVD、MBE、MOCVD、ALD等工艺沉积TiN的PMOS功函数调节层9D，如此可以避免刻蚀停止层9B厚度减薄、甚至可以完全去除层9B。
最后，如图3F所示，在所有NMOS栅极沟槽、所有PMOS栅极沟槽中均依次沉积NMOS功函数调节层9E、第二阻挡层9F、填充层9G。沉积工艺优选台阶覆盖率优良的工艺，例如HDPCVD、MBE、ALD等。NMOS功函数调节层9E材质例如TiAl、TiC、TiAlC等及其组合，其厚度通常相对于层9A、层9B均较厚，例如为10～50nm。第二阻挡层9F用于防止NMOS功函数调节层中的Al、C等轻质原子向上方扩散，同时也有利于提高下方的层9E/9D与上方填充层9G之间的粘合力。第二阻挡层9F的材质为TiN，同时用作PMOS区域中PMOS器件的功函数调节层的第二部分(第一部分为层9D，层9F也可以称作第二PMOS功函数调节层)。填充层9G厚度较大，例如为30～500nm，材质优选电阻率低、填充率高的金属，例如Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物。优选地，CMP平坦化使得金属栅极结构9的顶部齐平，例如直至暴露图2中的ILD层5B。值得注意的是，由于NMOS栅极沟槽中选择性刻蚀去除了刻蚀停止层9B的一部分、而PMOS栅极沟槽中还额外沉积了(第一)PMOS功函数调节层9D，因此使得填充层9G在NMOS栅极沟槽中填充厚度大于PMOS栅极沟槽中的填充厚度，因此可以进一步减小NMOS栅极的接触电阻，利于提高NMOS器件的电学性能。
之后可以采用常规工艺完成器件互连。例如，依次刻蚀ILD5B、接触刻蚀停止层5A，直至暴露源漏区1HS/1HD，形成接触孔。刻蚀方法优选各向异性的干法刻蚀，例如等离子干法刻蚀或者RIE。优选地，在接触孔暴露的源漏区上形成金属硅化物(未示出)以降低接触电阻。例如，在接触孔中蒸发、溅射、MOCVD、MBE、ALD形成金属层(未示出)，其材质例如Ni、Pt、Co、Ti、W等金属以及金属合金。在250～1000摄氏度下退火1ms～10min，使得金属或金属合金与源漏区中所含的Si元素反应形成金属硅化物，以降低接触电阻。随后在接触孔中填充接触金属层，例如通过MOCVD、MBE、ALD、蒸发、溅射等工艺，形成了接触金属层，其材料优选延展性较好、填充率较高并且相对低成本的材料，例如包括W、Ti、Pt、Ta、Mo、Cu、Al、Ag、Au等金属、这些金属的合金、以及这些金属的相应氮化物。随后，采用CMP、回刻等工艺平坦化接触金属层，直至暴露CESL层5A。
以上通过附图3A至图3F描述了本发明一个优选实施例的工艺流程，但是实际上本发明还可以采用其他的工艺顺序。例如，首先在NMOS、PMOS栅极沟槽中均依次沉积形成第一阻挡层9A、刻蚀停止层9B(刻蚀停止层9B是任选的，也即层9B在该实施例中可以省去)、牺牲层9C；对牺牲层9C注入掺杂离子之后再退火，驱使掺杂离子扩散进入第一阻挡层9A中，随后去除牺牲层9C；然后在NMOS栅极沟槽中填充光刻胶，仅暴露PMOS栅极沟槽中的第一阻挡层9A或者任选的刻蚀停止层9B，在PMOS栅极沟槽中沉积PMOS功函数调节层9D；最后，类似于图3F，在所有NMOS栅极沟槽和PMOS栅极沟槽中均沉积形成NMOS功函数调节层9E、第二阻挡层9F、以及填充层9G。
值得特别注意的是，本发明所述的上述工艺方法也可以适用于平面CMOS工艺。例如，先在体Si衬底上沉积假栅极堆叠结构，在假栅极堆叠结构两侧形成栅极侧墙以及源漏区，在整个衬底上沉积ILD，选择性刻蚀去除假栅极堆叠结构，在ILD中留下了多个PMOS栅极沟槽和NMOS栅极沟槽，在所有栅极沟槽中沉积形成高K的栅极绝缘层8，此后参照图3A～图3C所示的工艺，在NMOS栅极沟槽、PMOS栅极沟槽中形成第一阻挡层9A、任选的刻蚀阻挡层9B、仅分布在NMOS栅极沟槽中的NMOS功函数调节层9C、第二阻挡层9D、填充层9E。由此通过利用NMOS、PMOS器件中均含有顶部的第二阻挡层作为PMOS功函数调节层，简化了工艺，方便了不同器件的阈值调节。
依照本发明的半导体器件及其制造方法，利用牺牲层向阻挡层扩散杂质，有效提高了阈值电压调节精度，利于提高器件整体性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (15)

1.一种CMOS器件，包括多个NMOS和多个PMOS，每个NMOS以及每个PMOS均包括在衬底上的由栅极绝缘层和栅极金属层构成的栅极堆叠、衬底中栅极堆叠两侧的源漏区、以及栅极堆叠下方的沟道区，其中，每个NMOS的栅极金属层包括第一阻挡层、NMOS功函数调节层、第二阻挡层、以及填充层，每个PMOS的栅极金属层包括第一阻挡层、PMOS功函数调节层、NMOS功函数调节层、第二阻挡层以及填充层，并且NMOS栅极金属层中的第一阻挡层与PMOS栅极金属层中的第一阻挡层含有掺杂离子以用于微调功函数。
2.如权利要求1的CMOS器件，其中，第一和/或第二阻挡层、和/或PMOS功函数调节层的材质为TiN。
3.如权利要求1的CMOS器件，其中，NMOS功函数调节层的材质包括TiC、TiAl、TiAlC的任一种及其组合。
4.如权利要求1的CMOS器件，其中，在每个NMOS和每个PMOS的栅极金属层中，第一阻挡层上还包括刻蚀停止层。
5.如权利要求1的CMOS器件，其中，掺杂离子选自B、Al、Ga、C、Be、Ca、As、P、N、Ge、Sb、Se、Te的任一种及其组合。
6.如权利要求1的CMOS器件，其中，NMOS和PMOS的第一阻挡层中的掺杂离子使得功函数均朝向导带或者价带两者之一偏移，或者使得NMOS功函数与PMOS功函数朝向不同方向偏移，或者功函数偏移的量不同。
7.一种CMOS器件制造方法，包括：
在衬底上形成多个NMOS栅极沟槽和多个PMOS栅极沟槽；
在每个NMOS栅极沟槽和每个PMOS栅极沟槽中形成栅极绝缘层；
在多个NMOS栅极沟槽和多个PMOS栅极沟槽中栅极绝缘层上依次形成第一阻挡层、刻蚀停止层、和含有掺杂剂的牺牲层；
执行退火，将牺牲层中的掺杂剂至少部分地驱使进入第一阻挡层中；
选择性刻蚀去除多个NMOS栅极沟槽和多个PMOS栅极沟槽中的牺牲层；
选择性在多个PMOS栅极沟槽中沉积PMOS功函数调节层；
在多个NMOS栅极沟槽和多个PMOS栅极沟槽中依次形成NMOS功函数调节层、第二阻挡层、以及填充层。
8.如权利要求7的CMOS器件制造方法，其中，牺牲层的材质选自多晶硅、非晶硅、非晶锗、SiGe、Si:C、Si:H的任意一种及其组合。
9.如权利要求7的CMOS器件制造方法，其中，第一和/或第二阻挡层、和/或PMOS功函数调节层材质为TiN。
10.如权利要求7的CMOS器件制造方法，其中，NMOS功函数调节层的材质包括TiC、TiAl、TiAlC的任一种及其组合。
11.如权利要求7的CMOS器件制造方法，其中，沉积PMOS功函数调节层的步骤具体包括：在多个NMOS栅极沟槽和多个PMOS栅极沟槽中均沉积PMOS功函数调节层；采用光刻胶图形覆盖多个PMOS栅极沟槽，刻蚀去除多个NMOS栅极沟槽中暴露的PMOS功函数调节层，直至暴露刻蚀停止层、或者刻蚀停止层发生过刻蚀。
12.如权利要求7的CMOS器件制造方法，其中，沉积PMOS功函数调节层的步骤具体包括：采用光刻胶图形覆盖多个NMOS栅极沟槽；在多个PMOS栅极沟槽中暴露的刻蚀停止层上沉积PMOS功函数调节层。
13.如权利要求7的CMOS器件制造方法，其中，第一阻挡层中含有的掺杂离子选自B、Al、Ga、C、Be、Ca、As、P、N、Ge、Sb、Se、Te的任一种及其组合。
14.如权利要求7的CMOS器件制造方法，其中，形成含有掺杂剂的牺牲层的步骤包括：在刻蚀停止层上沉积牺牲层，对多个NMOS栅极沟槽和多个PMOS栅极沟槽中选择性离子注入不同的掺杂剂；或者，沉积牺牲层时通入不同的原料掺杂气而原位沉积含有掺杂剂的牺牲。
15.如权利要求7的CMOS器件制造方法，其中，NMOS和PMOS的第一阻挡层中的掺杂离子使得功函数均朝向导带或者价带两者之一偏移，或者使得NMOS功函数与PMOS功函数朝向不同方向偏移，或者功函数偏移的量不同。
CN201410484407.6A 2014-09-19 2014-09-19 Cmos器件及其制造方法 Active CN105428361B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410484407.6A CN105428361B (zh) 2014-09-19 2014-09-19 Cmos器件及其制造方法
US14/721,386 US9373622B2 (en) 2014-09-19 2015-05-26 CMOS device with improved accuracy of threshold voltage adjustment and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410484407.6A CN105428361B (zh) 2014-09-19 2014-09-19 Cmos器件及其制造方法

Publications (2)

Publication Number Publication Date
CN105428361A true CN105428361A (zh) 2016-03-23
CN105428361B CN105428361B (zh) 2019-02-01

Family

ID=55506443

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410484407.6A Active CN105428361B (zh) 2014-09-19 2014-09-19 Cmos器件及其制造方法

Country Status (2)

Country Link
US (1) US9373622B2 (zh)
CN (1) CN105428361B (zh)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107180793A (zh) * 2017-06-14 2017-09-19 中国科学院微电子研究所 一种调节高k金属栅cmos器件阈值的方法
CN107221513A (zh) * 2017-07-12 2017-09-29 中国科学院微电子研究所 一种cmos器件及其制造方法
CN107316837A (zh) * 2017-07-12 2017-11-03 中国科学院微电子研究所 一种cmos器件及其制造方法
CN107437562A (zh) * 2016-05-27 2017-12-05 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN107863289A (zh) * 2016-09-21 2018-03-30 株式会社日立国际电气 半导体装置的制造方法、基板处理装置和存储介质
CN108346578A (zh) * 2017-01-24 2018-07-31 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN108428667A (zh) * 2018-01-31 2018-08-21 中国科学院微电子研究所 Cmos器件及其制备方法
CN109950312A (zh) * 2017-12-21 2019-06-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109979802A (zh) * 2017-12-28 2019-07-05 中国科学院苏州纳米技术与纳米仿生研究所 高功函数可调的过渡金属氮化物材料、其制备方法及应用
CN110416291A (zh) * 2018-04-27 2019-11-05 台湾积体电路制造股份有限公司 具有功函数金属堆叠的装置的制造方法
CN111554679A (zh) * 2020-04-09 2020-08-18 中国科学院微电子研究所 一种SOI FinFET器件及其制作方法
CN111627908A (zh) * 2020-05-29 2020-09-04 宁波铼微半导体有限公司 一种GaN基CMOS器件及其制备方法
CN113466267A (zh) * 2021-06-25 2021-10-01 长江存储科技有限责任公司 测试样品的制备方法及测试样品
CN113991419A (zh) * 2021-10-22 2022-01-28 中国科学院半导体研究所 掩埋异质结器件及其制备方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107452604B (zh) 2016-06-01 2019-11-01 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US9837507B1 (en) 2016-09-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10700181B2 (en) * 2016-11-28 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (finFET) device structure and method for forming the same
KR102330087B1 (ko) * 2017-04-03 2021-11-22 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20180350607A1 (en) * 2017-06-01 2018-12-06 Globalfoundries Inc. Semiconductor structure
US10811320B2 (en) * 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102437157A (zh) * 2011-09-08 2012-05-02 上海华力微电子有限公司 一种单一厚度栅氧化层实现多级工作电压的cmos器件及其制备方法
US20130056836A1 (en) * 2011-09-01 2013-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques Providing Metal Gate Devices with Multiple Barrier Layers
CN103545190A (zh) * 2012-07-16 2014-01-29 中国科学院微电子研究所 栅极结构的形成方法、半导体器件的形成方法以及半导体器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102074469B (zh) * 2009-11-25 2012-04-11 中国科学院微电子研究所 一种用于pmos器件的金属栅功函数的调节方法
US8987080B2 (en) * 2012-04-26 2015-03-24 Applied Materials, Inc. Methods for manufacturing metal gates
US8853024B2 (en) * 2012-07-24 2014-10-07 The Institute of Microelectronics, Chinese Academy of Science Method of manufacturing semiconductor device
US20150179640A1 (en) * 2013-12-19 2015-06-25 Globalfoundries Inc. Common fabrication of different semiconductor devices with different threshold voltages

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130056836A1 (en) * 2011-09-01 2013-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques Providing Metal Gate Devices with Multiple Barrier Layers
CN102437157A (zh) * 2011-09-08 2012-05-02 上海华力微电子有限公司 一种单一厚度栅氧化层实现多级工作电压的cmos器件及其制备方法
CN103545190A (zh) * 2012-07-16 2014-01-29 中国科学院微电子研究所 栅极结构的形成方法、半导体器件的形成方法以及半导体器件

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107437562B (zh) * 2016-05-27 2020-11-27 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN107437562A (zh) * 2016-05-27 2017-12-05 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN107863289A (zh) * 2016-09-21 2018-03-30 株式会社日立国际电气 半导体装置的制造方法、基板处理装置和存储介质
CN107863289B (zh) * 2016-09-21 2021-09-28 株式会社国际电气 半导体装置的制造方法、基板处理装置和存储介质
CN108346578A (zh) * 2017-01-24 2018-07-31 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN108346578B (zh) * 2017-01-24 2021-06-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN107180793A (zh) * 2017-06-14 2017-09-19 中国科学院微电子研究所 一种调节高k金属栅cmos器件阈值的方法
CN107221513A (zh) * 2017-07-12 2017-09-29 中国科学院微电子研究所 一种cmos器件及其制造方法
CN107316837A (zh) * 2017-07-12 2017-11-03 中国科学院微电子研究所 一种cmos器件及其制造方法
CN109950312B (zh) * 2017-12-21 2022-03-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109950312A (zh) * 2017-12-21 2019-06-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109979802B (zh) * 2017-12-28 2020-12-22 中国科学院苏州纳米技术与纳米仿生研究所 高功函数可调的过渡金属氮化物材料、其制备方法及应用
CN109979802A (zh) * 2017-12-28 2019-07-05 中国科学院苏州纳米技术与纳米仿生研究所 高功函数可调的过渡金属氮化物材料、其制备方法及应用
CN108428667A (zh) * 2018-01-31 2018-08-21 中国科学院微电子研究所 Cmos器件及其制备方法
US11948800B2 (en) 2018-04-27 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having work function metal stack
CN110416291A (zh) * 2018-04-27 2019-11-05 台湾积体电路制造股份有限公司 具有功函数金属堆叠的装置的制造方法
CN110416291B (zh) * 2018-04-27 2024-02-13 台湾积体电路制造股份有限公司 具有功函数金属堆叠的装置及其制造方法
US11823908B2 (en) 2018-04-27 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having work function metal stack
CN111554679B (zh) * 2020-04-09 2023-03-31 中国科学院微电子研究所 一种SOI FinFET器件及其制作方法
CN111554679A (zh) * 2020-04-09 2020-08-18 中国科学院微电子研究所 一种SOI FinFET器件及其制作方法
CN111627908B (zh) * 2020-05-29 2023-08-29 宁波铼微半导体有限公司 一种GaN基CMOS器件及其制备方法
CN111627908A (zh) * 2020-05-29 2020-09-04 宁波铼微半导体有限公司 一种GaN基CMOS器件及其制备方法
CN113466267A (zh) * 2021-06-25 2021-10-01 长江存储科技有限责任公司 测试样品的制备方法及测试样品
CN113991419A (zh) * 2021-10-22 2022-01-28 中国科学院半导体研究所 掩埋异质结器件及其制备方法
CN113991419B (zh) * 2021-10-22 2023-12-15 中国科学院半导体研究所 掩埋异质结器件及其制备方法

Also Published As

Publication number Publication date
US20160086946A1 (en) 2016-03-24
US9373622B2 (en) 2016-06-21
CN105428361B (zh) 2019-02-01

Similar Documents

Publication Publication Date Title
US11355611B2 (en) Multi-gate device and method of fabrication thereof
CN105428361B (zh) Cmos器件及其制造方法
US11942548B2 (en) Multi-gate device and method of fabrication thereof
TWI711123B (zh) 多閘極裝置與其製造方法
US9997631B2 (en) Methods for reducing contact resistance in semiconductors manufacturing process
KR101637718B1 (ko) 반도체 디바이스의 핀 구조체
CN105470135B (zh) 半导体器件制造方法
CN105489652A (zh) 半导体器件及其制造方法
US20160087062A1 (en) Semiconductor devices and methods for manufacturing the same
US20090039442A1 (en) Semiconductor Devices and Methods of Manufacture Thereof
CN105470133B (zh) 半导体器件制造方法
CN104112665A (zh) 半导体器件及其制造方法
CN105470256B (zh) Cmos器件及其制造方法
CN104112667A (zh) 半导体器件及其制造方法
US11594603B2 (en) Multigate device having reduced contact resistivity
CN104124164A (zh) 半导体器件及其制造方法
CN105470136A (zh) 半导体器件制造方法
CN104124198B (zh) 半导体器件及其制造方法
CN104112666A (zh) 半导体器件及其制造方法
CN104218081A (zh) 半导体器件及其制造方法
CN104112668A (zh) 半导体器件及其制造方法
CN104143534A (zh) 半导体器件制造方法
CN105529327B (zh) Cmos器件及其制造方法
CN104217949A (zh) 半导体器件及其制造方法
CN105336787A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant