CN104112668A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙的第一部分，同时在鳍片沿第二方向的两侧形成栅极侧墙的第二部分；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。依照本发明的半导体器件及其制造方法，在鳍片侧壁底部形成残留侧墙，能有效填充源漏接触孔、减少或者消除填充孔隙，同时还能抑制源漏结与衬底的穿透漏电。
Description
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及一种能有效提高载流子迁移率的三维多栅FinFET及其制造方法。
背景技术
在当前的亚20nm技术中，三维多栅器件（FinFET或Tri-gate）是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应（SCE）以及漏致感应势垒降低（DIBL）效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度（EOT）的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。
现有的FinFET结构以及制造方法通常包括：在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离（STI）；在鳍片顶部以及侧壁沉积通常为氧化硅的较薄（例如仅1～5nm）假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；以假栅极堆叠为掩模，对鳍片进行浅掺杂形成轻掺杂漏结构（LDD）以抑制漏致感应势垒降低效应；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；在栅极侧墙的沿第一方向的两侧的鳍片上外延生长相同或者相近材料形成源漏区，优选采用SiGe、SiC等高于Si应力的材料以提高载流子迁移率；在晶片上沉积层间介质层（ILD）；刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料的栅极绝缘层以及金属/金属合金/金属氮化物的栅极导电层。进一步地，刻蚀ILD形成源漏接触孔；为了降低源漏接触电阻，在源漏接触孔中形成金属硅化物；填充金属/金属氮化物形成接触塞。
然而，由于FinFET器件自身尺寸较小（例如22nm以下），源漏接触孔也即Fin侧壁底部的金属硅化物填充困难，例如保形性差、容易出现孔隙等，使得降低源漏接触电阻的设想难以实现。此外，由于距离衬底较近，例如金属硅化物与鳍片衬底之间仅间隔了极薄的栅极绝缘层，通常在几nm量级，容易导致源漏结与衬底的穿透漏电，使得器件失效。
发明内容
由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构及其制造方法，能有效填充源漏接触孔、减少或者消除填充孔隙，同时还能抑制源漏结与衬底的穿透漏电。
为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙的第一部分，同时在鳍片沿第二方向的两侧形成栅极侧墙的第二部分；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。
其中，形成栅极侧墙的步骤进一步包括：在器件上形成栅极侧墙材料层；控制刻蚀参数，减小侧面的过刻蚀，使得栅极侧墙材料层在假栅极堆叠结构沿第一方向的两侧留下栅极侧墙的第一部分并且同时在鳍片沿第二方向的两侧留下栅极侧墙的第二部分。
其中，形成栅极侧墙的步骤之后进一步包括：在栅极侧墙沿第一方向的两侧外延生长提升源漏区。
其中，形成提升源漏区之后进一步包括在提升源漏区与栅极侧墙的第二部分上形成金属硅化物。
其中，形成金属硅化物的步骤进一步包括：在器件上形成层间介质层；在层间介质层中形成源漏接触孔，暴露提升源漏区以及栅极侧墙的第二部分；在源漏接触孔中形成金属层，退火使得金属层与提升源漏区反应形成金属硅化物。
其中，形成提升源漏区之后进一步包括在器件上形成接触刻蚀停止层。
本发明还提供了一种半导体器件，包括：衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的栅极，位于鳍片上沿第一方向的栅极两侧的源漏区以及栅极侧墙，其中，栅极侧墙包括位于在栅极沿第一方向的两侧的第一部分以及在鳍片沿第二方向的两侧的第二部分。
其中，第二部分的高度和/或厚度小于第一部分的高度和/或厚度。
其中，源漏区为外延生长的提升源漏区。
其中，提升源漏区和/或栅极侧墙的第二部分上具有金属硅化物。
依照本发明的半导体器件及其制造方法，在鳍片侧壁底部形成残留侧墙，能有效填充源漏接触孔、减少或者消除填充孔隙，同时还能抑制源漏结与衬底的穿透漏电。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图11为依照本发明的FinFET制造方法各步骤的剖面示意图；
图12为依照本发明的FinFET器件结构透视图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效填充源漏接触孔、减少或者消除填充孔隙，同时还能抑制源漏结与衬底的穿透漏电的三维多栅FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
值得注意的是，以下各个附图中上部部分为器件沿图12中第一方向（鳍片延伸方向，源漏延伸方向，也即Y-Y’轴线）的剖视图，中间部分为器件沿第二方向（栅极堆叠延伸方向，垂直于第一方向，也即X-X’轴线）的栅极堆叠中线的剖视图，下部部分为器件沿平行于第二方向且位于栅极堆叠之外（第一方向上具有一定距离）位置处（也即X1-X1’轴线）获得的剖视图。
如图1所示，在衬底1上形成沿第一方向延伸的多个鳍片结构1F以及鳍片结构之间的沟槽1G，其中第一方向为未来器件沟道区延伸方向（图12中的Y-Y’轴线）。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅（Si）、单晶体锗（Ge）、应变硅（StrainedSi）、锗硅（SiGe），或是化合物半导体材料，例如氮化镓（GaN）、砷化镓（GaAs）、磷化铟(InP)、锑化铟（InSb），以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。光刻/刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的沟槽1G以及沟槽1G之间剩余的衬底1材料所构成的鳍片1F。刻蚀优选各向异性的刻蚀，例如等离子体干法刻蚀、反应离子刻蚀（RIE）或者四甲基氢氧化铵（TMAH）湿法腐蚀，使得沟槽1G的深宽比优选地大于5:1。在鳍片1F之间的沟槽1G中通过PECVD、HDPCVD、RTO（快速热氧化）、旋涂、FlowCVD等工艺沉积填充材质例如为氧化硅、氮氧化硅、氢氧化硅、有机物等的绝缘隔离介质层，从而构成了浅沟槽隔离（STI）2。
如图2所示，在多个鳍片1F上形成沿第二方向延伸的假栅极堆叠3。在整个器件上通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化、蒸发、溅射等工艺形成假栅极绝缘层3A和假栅极材料层3B，并优选进一步包括硬掩模层3C。层3A例如是氧化硅，层3B例如是多晶硅、非晶硅、非晶碳、氮化硅等，层3C例如是氮化硅。以具有垂直于第一方向的第二方向的矩形开口的掩模板，依次光刻/刻蚀（同样地，刻蚀是各向异性的，优选等离子体干法刻蚀、RIE）硬掩模层3C、假栅极材料层3B以及假栅极绝缘层3A，在鳍片1F顶部形成沿第二方向延伸的假栅极堆叠3。如图2上部以及中部所示，假栅极堆叠3（3C/3B/3A）仅分布在沿X-X’轴线的一定宽度范围内，在一定距离之外的X1-X1’轴线处没有分布。
如图3所示，在多个假栅极堆叠3的侧壁形成侧墙4。优选地，形成侧墙之前先以假栅极堆叠3为掩模，对鳍片1F顶部进行轻掺杂，包括多角度浅注入或者分子掺杂、扩散掺杂等，在鳍片1F顶部形成了轻掺杂源漏区（LDD结构）1LS和1LD。随后，在整个器件上通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺形成侧墙材料层4，其材质例如氮化硅、氮氧化硅、氧化硅、含碳氧化硅、非晶碳、低k材料、类金刚石无定形碳（DLC）等及其组合。在本发明一个实施例中，优选氮化硅。随后，采用各向同性或者侧面刻蚀较小的各向异性（侧壁与底部刻蚀速率比例如大于等于1:3）的刻蚀工艺，例如调整碳氟基气体碳氟比的RIE使得对于侧壁以及底部的过刻蚀（over-etch，OE）较小，在假栅极堆叠3的沿第一方向的侧壁以及沿第二方向的（例如轴线X1-X1’所示）的侧壁留下侧墙4。其中，如图3上部以及下部所示，在Y-Y’所示的第一方向上侧墙（第一部分）高度和/或厚度较大，而沿X1-X1’所示的第二方向上侧墙（第二部分）高度和/或厚度较小。具体地，沿X1-X1’所示的第二方向上侧墙4在鳍片1F底部和侧壁的下方具有较低的第二部分。
如图4所示，在鳍片1F上被假栅极堆叠3覆盖部分之外的区域上外延生长提升源漏1HS和1HD。例如通过PECVD、MOCVD、MBE、ALD、热分解、蒸发、溅射等工艺，在鳍片1F顶部轻掺杂区1LS和1LD上方外延生长提升漏区1HD和提升源区1HS。其中，提升源漏区1HS/1HD材质可以与衬底1、鳍片1F相同，例如均为Si，也可以材质不同，例如具有更高应力的SiGe、Si:C、Si:H、SiSn、GeSn、SiGe:C等及其组合。优选地，在外延生长提升源漏的同时进行原位掺杂或者外延之后进行离子注入而重掺杂，使得提升源漏1HD/1HS具有高于轻掺杂源漏1LD/1LS的杂质浓度。随后，退火以激活掺杂的杂质。
如图5所示，在整个器件上形成层间介质层（ILD）5。优选地，先在器件上通过PECVD、HDPCVD、溅射等工艺形成氮化硅的接触刻蚀停止层5A（可以省略）。随后，通过旋涂、喷涂、丝网印刷、CVD、PVD等工艺形成氧化硅、低k材料的ILD5B，其中低k材料包括但不限于有机低k材料（例如含芳基或者多元环的有机聚合物）、无机低k材料（例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG）、多孔低k材料（例如二硅三氧烷（SSQ）基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物）。随后，采用CMP、回刻等工艺平坦化ILD5B以及硬掩模层3C直至暴露假栅极堆叠3的假栅极材料层3B。
如图6所示，去除假栅极堆叠3，在ILD5B中留下栅极沟槽3G。可以采用湿法腐蚀，例如热磷酸针对氮化硅，TMAH针对多晶硅、非晶硅，强酸（硫酸、硝酸）以及强氧化剂（臭氧、双氧水）组合针对非晶碳、DLC，HF基腐蚀液（稀释HF或者BOE，BOE为缓释刻蚀剂，NH4F与HF混合溶液）针对氧化硅，由此去除假栅极材料层3B以及假栅极绝缘层3A，直至暴露鳍片1F顶部。此外，也可以采用各向异性的干法刻蚀（仅沿第二方向的X-X’轴线），调节碳氟基气体的配比，使得底部刻蚀速率大于侧壁刻蚀速率（刻蚀比例如大于5:1并优选10～15:1），由此刻蚀形成垂直侧壁形貌的栅极沟槽3G。
如图7所示，在栅极沟槽3G中形成栅极堆叠6。采用PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺，在栅极沟槽3G中形成了栅极堆叠6。栅极堆叠6至少包括高k材料的栅极绝缘层6A以及金属基材料的栅极导电层6B。高k材料包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料（其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数），或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。栅极导电层6B则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层6B中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极导电层6B与栅极绝缘层6A之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层（未示出），阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。
如图8所示，采用PECVD、蒸发、溅射等工艺形成氮化硅的盖层7，并采用CMP、回刻等方法平坦化栅极堆叠6以及盖层7，直至暴露ILD5B。
如图9所示，在器件上形成第二ILD8，并刻蚀第二ILD8形成暴露提升源漏1HD/1HS的源漏接触孔8G。采用类似于ILD5B的方法和材料形成第二ILD8。采用各向异性刻蚀方法刻蚀ILD8（并且同时去除了该部分所遮蔽的ILD5以及CESL层5A）形成暴露了提升源漏的接触孔8G，其中，侧墙4沿第二方向的第二部分也同时暴露在接触孔8G中。
如图10所示，在源漏区（也即提升源漏1HD/1HS）上形成金属硅化物9。在接触孔8G中蒸发、溅射、MOCVD、MBE、ALD形成金属层（未示出），其材质例如Ni、Pt、Co、Ti、W等金属以及金属合金。在750～1000摄氏度下退火10s～10min，使得金属或金属合金与源漏区中所含的Si元素反应形成金属硅化物9，以降低接触电阻。值得注意的是，在此过程中，由于侧墙4在第二方向上具有的第二部分阻挡，使得金属硅化物9与源漏区特别是提升源漏具有良好的保形性，使得易于沉积。此外，由于侧墙4间隔了金属硅化物9与鳍片1F中的衬底，因此也抑制了源漏结与衬底之间的漏电。
如图11所示，在接触孔8G中形成接触塞10。通过PECVD、MOCVD、蒸发、溅射等工艺，在接触孔8G中形成金属、金属合金、及其金属氮化物，其中金属可以包括W、Al、Ti、Au、Ag、Mo、Cu及其组合。平坦化各层金属直至暴露ILD8，形成了接触塞10。
最终形成的器件结构透视图如图12所示，剖视图如图11所示，器件包括：衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸（与第一方向相交并且优选地垂直）并且跨越了每个鳍片的栅极，位于栅极沿第一方向的两侧的鳍片上的源漏区以及栅极侧墙的第一部分，其中，栅极侧墙在鳍片的沿第二方向的两侧具有第二部分。第二部分高度和/或厚度小于第一部分。源漏区为在鳍片上外延生长的提升源漏，提升源漏上形成具有金属硅化物，金属硅化物与鳍片之间夹设有栅极侧墙的第二部分以抑制泄漏电流。
依照本发明的半导体器件及其制造方法，在鳍片侧壁底部形成残留侧墙，能有效填充源漏接触孔、减少或者消除填充孔隙，同时还能抑制源漏结与衬底的穿透漏电。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (10)
1.一种半导体器件制造方法，包括：
在衬底上形成沿第一方向延伸的多个鳍片；
在鳍片上形成沿第二方向延伸的假栅极堆叠结构；
在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙的第一部分，同时在鳍片沿第二方向的两侧形成栅极侧墙的第二部分；
去除假栅极堆叠结构，形成栅极沟槽；
在栅极沟槽中形成栅极堆叠结构。
2.如权利要求1的半导体器件制造方法，其中，形成栅极侧墙的步骤进一步包括：
在器件上形成栅极侧墙材料层；
控制刻蚀参数，减小侧面的过刻蚀，使得栅极侧墙材料层在假栅极堆叠结构沿第一方向的两侧留下栅极侧墙的第一部分并且同时在鳍片沿第二方向的两侧留下栅极侧墙的第二部分。
3.如权利要求1的半导体器件制造方法，其中，形成栅极侧墙的步骤之后进一步包括：
在栅极侧墙沿第一方向的两侧外延生长提升源漏区。
4.如权利要求3的半导体器件制造方法，其中，形成提升源漏区之后进一步包括在提升源漏区与栅极侧墙的第二部分上形成金属硅化物。
5.如权利要求4的半导体器件制造方法，其中，形成金属硅化物的步骤进一步包括：
在器件上形成层间介质层；
在层间介质层中形成源漏接触孔，暴露提升源漏区以及栅极侧墙的第二部分；
在源漏接触孔中形成金属层，退火使得金属层与提升源漏区反应形成金属硅化物。
6.如权利要求3的半导体器件制造方法，其中，形成提升源漏区之后进一步包括在器件上形成接触刻蚀停止层。
7.一种半导体器件，包括：衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的栅极，位于鳍片上沿第一方向的栅极两侧的源漏区以及栅极侧墙，其中，栅极侧墙包括位于在栅极沿第一方向的两侧的第一部分以及在鳍片沿第二方向的两侧的第二部分。
8.如权利要求7的半导体器件，其中，第二部分的高度和/或厚度小于第一部分的高度和/或厚度。
9.如权利要求7的半导体器件，其中，源漏区为外延生长的提升源漏区。
10.如权利要求7或9的半导体器件，其中，提升源漏区和/或栅极侧墙的第二部分上具有金属硅化物。
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